第 9 讲 · C²MOS 主从寄存器、TSPC 真单相时钟体系与其他结构寄存器（脉冲触发 / 灵敏放大器基）

1.1 为什么传统传输门动态寄存器惧怕 (1,1) 与 (0,0) 时钟交叠？——“背衬旁路线”剖析

在 ▶ P32 (3.5) 00:00–01:00 中，叶凡老师首先回顾了 3.4 节留下的工程痛点：为了克服传输门主从寄存器在时钟反相延迟下的 $(1,1)$ 或 $(0,0)$ 交叠直通，若采用与非/或非门交叉耦合的两相不交叠时钟发生器，其门数和面积甚至比一个动态主从寄存器本身还要复杂！能不能从寄存器拓扑本身动刀，造出一种对时钟交叠（Clock Overlap）天然不敏感的寄存器？

为此，老师在 ▶ P32 (3.5) 01:00–05:22 将传统的 8 管传输门动态主从寄存器（主级 $\text{INV}_1 + \text{TG}_1$、从级 $\text{INV}_2 + \text{TG}_2$）画成了上下对称的四管等效电路，一针见血地指出了它的拓扑病根：

• 背衬旁路线（Bypass Wire，▶ P32 (3.5) 01:26–02:23）：在主级输入反相器 $\text{INV}_1$（由 $P_1, N_1$ 构成）与传输门 $\text{TG}_1$（由栅接 $\text{CK}$ 的 $P_{\text{ck1}}$ 和栅接 $\overline{\text{CK}}$ 的 $N_{\text{ck1}}$ 并联构成）之间，有一根垂直金属线把上拉路径（$P_1$ 漏极与 $P_{\text{ck1}}$ 源极）和下拉路径（$N_1$ 漏极与 $N_{\text{ck1}}$ 源极）强行短接在一起，老师形象地称之为“背衬的线”；同理，从级 $\text{INV}_2 + \text{TG}_2$ 内部也有一根完全相同的背衬旁路线。
• $(1,1)$ 时钟交叠（$\text{CK}=1,\; \overline{\text{CK}}=1$）下的双向借道直通（▶ P32 (3.5) 02:23–05:22）：假设局部反相器延迟导致出现 $\text{CK}=1$ 且 $\overline{\text{CK}}=1$ 的 $(1,1)$ 交叠窗口。此时主从两级的受控 PMOS 管（$P_{\text{ck1}}, P_{\text{ck2}}$）虽然全部关断，但两级受控 NMOS 管（$N_{\text{ck1}}, N_{\text{ck2}}$）却全部导通！
  1. 当输入 $D=0$ 时（▶ P32 (3.5) 02:23–04:24）：主级输入上拉管 $P_1$ 导通、下拉管 $N_1$ 截止。若无旁路线，高电平本应被截止的 $P_{\text{ck1}}$ 挡住；但由于主级背衬旁路线的存在，$V_{DD}$ 经 $P_1$ 后顺着旁路线直接拐入导通的受控 NMOS 管 $N_{\text{ck1}}$，将中间节点 $X$（电容 $C_1$）充电拉高至 $V_{DD}-V_{Tn}$（逻辑 $1$）！紧接着，$X=1$ 开启从级输入下拉管 $N_2$，通过导通的 $N_{\text{ck2}}$ 把输出端 $Q$（电容 $C_2$）彻底放电拉低为 $0$！
  2. 当输入 $D=1$ 时（▶ P32 (3.5) 04:24–05:22）：主级输入下拉管 $N_1$ 导通，经导通的 $N_{\text{ck1}}$ 将中间节点 $X$ 放电拉低为 $0$。随后 $X=0$ 开启从级输入上拉管 $P_2$；虽然从级 $P_{\text{ck2}}$ 截止，但高电平又顺着从级背衬旁路线绕入导通的 $N_{\text{ck2}}$，将输出端 $Q$ 强行充高至 $V_{DD}-V_{Tn}$（逻辑 $1$）！
• 结论：只要这两根“背衬旁路线”存在，导通的受控 NMOS 就能替截止的 PMOS 借道传递高电平（或 $(0,0)$ 交叠时由 PMOS 替 NMOS 借道传递低电平），导致无论 $D=0$ 还是 $D=1$ 都会在交叠期一路直通篡改输出 $Q$！

1.2 剪除旁路线构建 C²MOS 寄存器与“单向极性锁死定理”

既然祸根在于那两根背衬旁路线，老师在 ▶ P32 (3.5) 05:22–06:44 给出了极其优雅的破局之道：直接拿剪刀剪掉主级和从级内部的两根背衬旁路线！剪断之后，主级和从级各自变成纯粹的四管三态反相器堆栈（自上而下依次为 $V_{DD} \to P_{\text{in}} \to P_{\text{ck}} \to \text{Out} \to N_{\text{ck}} \to N_{\text{in}} \to \text{GND}$），这就是著名的 $\text{C}^2\text{MOS}$（Clocked CMOS，时钟控制 CMOS）寄存器！

• 正常双相工作模态（▶ P32 (3.5) 05:50–06:44）：

  • $\text{CK}=0,\; \overline{\text{CK}}=1$（主级采样、从级保持）：主级 $P_{\text{ck1}}(\text{CK}=0)$ 与 $N_{\text{ck1}}(\overline{\text{CK}}=1)$ 全导通，主级作为普通反相器将 $D$ 反相写入 $C_1$（$X = \overline{D}$）；从级 $P_{\text{ck2}}(\overline{\text{CK}}=1)$ 与 $N_{\text{ck2}}(\text{CK}=0)$ 全截止，从级输出呈高阻态，电容 $C_2$ 稳固保持旧输出 $Q$。
  • $\text{CK}=1,\; \overline{\text{CK}}=0$（主级保持、从级求值）：主级两颗时钟管全截止，锁存 $X$；从级两颗时钟管全导通，将 $X$ 反相传递至输出 $Q = \overline{X} = D$，实现正沿触发。

• 为什么 $\text{C}^2\text{MOS}$ 对 $(1,1)$ 与 $(0,0)$ 时钟交叠绝对免疫？（▶ P32 (3.5) 06:44–10:56） 老师在黑板上给出了直击本质的单向极性锁死证明：信号 $D$ 若要穿透两级级联的反相器（主级 + 从级）并改变最终输出 $Q$，中间节点 $X$ 与终点 $Q$ 的电位跳变方向必然一升一降——即必须有一级执行上拉充电（$\to 1$），另一级执行下拉放电（$\to 0$）！

时钟交叠模态	存活的单向导电路径	输入 $D=0$ 时的物理阻断过程	输入 $D=1$ 时的物理阻断过程	最终结论
$(1,1)$ 交叠（$\text{CK}=1, \overline{\text{CK}}=1$，▶ P32 (3.5) 07:17–09:54）	两级受控 PMOS 全关；全电路仅剩下拉放电（$\to 0$）能力，零上拉能力	主级下拉管 $N_1(D=0)$ 截止，上拉被 $P_{\text{ck1}}$ 切断 $\implies$ 主级高阻断开，$X$ 与 $Q$ 均保持原值（▶ P32 (3.5) 07:46）	主级下拉导通将 $X$ 拉低至 $0$；但 $X=0$ 立即关断从级下拉管 $N_2$，而从级上拉原本就被 $\overline{\text{CK}}=1$ 关断 $\implies$ 从级高阻断开，$Q$ 绝不翻转（▶ P32 (3.5) 08:46）	绝不直通（最多改写中间节点 $X$，被死死挡在从级门外）
$(0,0)$ 交叠（$\text{CK}=0, \overline{\text{CK}}=0$，▶ P32 (3.5) 09:54–10:20）	两级受控 NMOS 全关；全电路仅剩上拉充电（$\to 1$）能力，零下拉能力	主级上拉导通将 $X$ 拉高至 $1$；但 $X=1$ 立即关断从级上拉管 $P_2$，而从级下拉已被 $\text{CK}=0$ 关断 $\implies$ 从级高阻断开，$Q$ 绝不翻转	主级上拉管 $P_1(D=1)$ 截止，下拉被 $N_{\text{ck1}}$ 切断 $\implies$ 主级高阻断开，$X$ 与 $Q$ 均保持原值	绝不直通（与 $(1,1)$ 交叠严格对偶）

因此，$\text{C}^2\text{MOS}$ 寄存器彻底摆脱了对复杂两相非交叠时钟发生器的依赖，只需在芯片局部用简单反相器链生成 $\text{CK}$ 与 $\overline{\text{CK}}$ 即可安全工作（▶ P32 (3.5) 10:56–11:29）！

1.3 “怕缓不怕交叠”的慢边沿死穴与工业界主流静态 C²MOS 触发器

既然 $\text{C}^2\text{MOS}$ 不怕 $(1,1)$ 和 $(0,0)$ 交叠，它是不是在任何恶劣时钟下都能高枕无忧？老师在 ▶ P32 (3.5) 12:04–14:48 敲响了警钟：$\text{C}^2\text{MOS}$ 不怕数字交叠，但极度惧怕慢时钟边沿（Slow Clock Slew）！

• 半幅电压 $V_{DD}/2$ 附近的四管齐通灾难（▶ P32 (3.5) 12:36–13:39）：交叠免疫证明的前提是 $\text{CK}$ 和 $\overline{\text{CK}}$ 处于明确的高/低数字电平，从而保证每个时刻至少有一侧极性的受控管（全部 PMOS 或全部 NMOS）完全截止。然而，如果 $\text{CK}$ 与 $\overline{\text{CK}}$ 的上升/下降沿极其平缓（转换时间 $t_r, t_f$ 很长），且两者同时缓慢扫过半幅电压 $V_{DD}/2$ 附近： $$V_{Tn} < V_{\text{CK}}(t),\, V_{\overline{\text{CK}}}(t) < V_{DD} - \lvert V_{Tp}\rvert \implies P_{\text{ck1}},\, N_{\text{ck1}},\, P_{\text{ck2}},\, N_{\text{ck2}} \;\text{四管同时导通！}$$ 一旦四颗受控开关管同时导通，主级和从级在模拟区同时具备上拉与下拉能力，瞬间退化为两级级联的透明反相器，输入 $D$ 将直接穿透到输出 $Q$！
• 两条工程铁律（▶ P32 (3.5) 13:39–14:48）：
  1. 严控时钟边沿斜率（Fast Slew）：通过时钟缓冲器保证 $\text{CK}$ 和 $\overline{\text{CK}}$ 陡峭翻转，极力压缩停留在 $V_{DD}/2$ 附近的时间；
  2. 刻意利用本地反相器延迟错开半幅交点：用本地反相器由 $\text{CK}$ 生成 $\overline{\text{CK}}$ 时，反相器固有门延迟反而是一件好事——它让 $\text{CK}$ 先跨过 $V_{DD}/2$，等 $\text{CK}$ 已经到达 $V_{DD}$ 后，$\overline{\text{CK}}$ 才开始跨过 $V_{DD}/2$，从而将致命的“半幅模拟重叠”转化为完全无害的“$(1,1)$ 数字交叠”！
• 静态 $\text{C}^2\text{MOS}$ 主从寄存器（▶ P32 (3.5) 11:29–12:04 与 ▶ P32 (3.5) 14:48–15:52）：为了克服动态电容存储在低频或停钟门控时的漏电失数问题，只需在主级存储节点 $X$ 和从级输出节点 $Q$ 上各加一个双稳态弱反馈环，并且把反馈环中的传输门也一并替换为无背衬旁路线的弱驱动 $\text{C}^2\text{MOS}$ 三态反相器。这种静态 $\text{C}^2\text{MOS}$ 主从触发器兼具无限时长静态保值与时钟交叠免疫两大绝技，是当今工业界数字 IC 标准单元库（Standard Cell Library）中应用最广、出货量最大的正统寄存器拓扑！

2.1 TSPC 思想起源与双级同型锁存器（Positive / Negative Latch）

• 在 ▶ P33 (3.6) 00:00–02:59 中，叶凡老师提出了一个更激进的追问：3.5 节的 $\text{C}^2\text{MOS}$ 虽然不怕 $\text{CK}$ 与 $\overline{\text{CK}}$ 交叠，但依然需要同时使用 $\text{CK}$ 和 $\overline{\text{CK}}$ 两根时钟线（因为单个 $\text{C}^2\text{MOS}$ 三态级要靠 $P_{\text{ck}}$ 和 $N_{\text{ck}}$ 同时关断才能进入高阻锁存态）。

• 能不能连反相时钟 $\overline{\text{CK}}$ 都彻底砍掉，全芯片从头到尾只走唯一一根单相时钟线 $\text{CK}$？这就是 TSPC（True Single-Phase Clock，真单相时钟） 电路！

• 为什么单级做不到真单相锁存，而必须两级同型级联？（▶ P33 (3.6) 01:35–06:23）

  • 如果只用一级反相器，且只在下拉路径串入一颗栅接 $\text{CK}$ 的受控管 $N_{\text{ck}}$（上拉管 $P_1$ 直接受输入 $D$ 控制，无时钟开关），那么当 $\text{CK}=0$ 时，下拉路径虽然被切断，但若外部输入变为 $D=0$，上拉管 $P_1$ 依然会导通并把输出充电改写为 $1$！也就是说，单级只切断单侧时钟管只能防住一半方向的跳变。
  • 两级同型级联的绝妙破局（▶ P33 (3.6) 02:59–06:23）：把两个完全相同的“仅下拉串接 $N_{\text{ck}}(\text{CK})$”的半级串联起来，就构成了 TSPC 正锁存器（$1$ 透明锁存器，6 颗晶体管）：
    1. $\text{CK}=1$（透明态）：第一级和第二级的下拉受控管 $N_{\text{ck1}}, N_{\text{ck2}}$ 全部导通，电路退化为两级普通反相器级联，信号顺利同相传出 $Q = D$（▶ P33 (3.6) 03:09）。
    2. $\text{CK}=0$（锁存态）：$N_{\text{ck1}}$ 与 $N_{\text{ck2}}$ 同时截止，两级电路彻底丧失下拉放电（$\to 0$）能力，均只剩下上拉充电（$\to 1$）能力（▶ P33 (3.6) 03:25–04:15）！再次运用 3.5 节的单向极性锁死定理：信号若要穿透两级反相器改变输出 $Q$，中间节点 $X$ 与输出 $Q$ 必须一升（$\to 1$）一降（$\to 0$）。既然两级都无法下拉到 $0$：
       • 若 $\text{CK}=0$ 期间外部 $D$ 由 $0\to 1$：第一级上拉管 $P_1$ 截止，下拉又被 $N_{\text{ck1}}$ 切断，故中间节点 $X$ 高阻保值，$Q$ 纹丝不动（▶ P33 (3.6) 04:15–05:05）；
       • 若 $\text{CK}=0$ 期间外部 $D$ 由 $1\to 0$：第一级上拉管 $P_1$ 导通，确实会把中间节点 $X$ 从 $0$ 充高到 $1$；但当 $X=1$ 传到第二级输入端时，第二级上拉管 $P_2$ 被 $X=1$ 关断，而第二级下拉管早已因 $\text{CK}=0$ 关断，因此第二级输出 $Q$ 立即进入高阻保持态，绝不会跟随翻转（▶ P33 (3.6) 05:05–06:23）！

• 对偶的 TSPC 负锁存器（$0$ 透明锁存器，▶ P33 (3.6) 06:23–07:51）：将两级的受控开关全部改为串接在上拉支路的 PMOS 管 $P_{\text{ck1}}(\text{CK}), P_{\text{ck2}}(\text{CK})$（下拉支路仅受数据控制），则当 $\text{CK}=0$ 时两级 $P_{\text{ck}}$ 全导通而透明传输（$Q=D$）；当 $\text{CK}=1$ 时两级失去上拉能力（仅能下拉 $\to 0$），同样凭借单向极性锁死定理将输出 $Q$ 牢牢锁存！

2.2 TSPC 正沿触发寄存器：四级融合为三级核心（9 管 / 11 管）与单调求值保护

要把负锁存器（Master，$0$ 透明）和正锁存器（Slave，$1$ 透明）拼成上升沿触发的主从寄存器，若简单生硬拼接需要 $2 + 2 = 4$ 级反相器（共 12 管）。老师在 ▶ P33 (3.6) 07:51–09:08 展示了 TSPC 最具创造性的化简——将中间两级合并，精简为わずか 3 级核心电路（9 颗晶体管，外加 1 级输出驱动反相器共 11 管）：

• 三级核心拓扑结构（▶ P33 (3.6) 08:20–09:08）：
  • 第一级（输人采样级，输出节点 $X$）：取自 $0$ 透明负锁存器的前半级——上拉为 $P_1(D)$ 与 $P_{\text{ck1}}(\text{CK})$ 串联，下拉为单管 $N_1(D)$；
  • 第二级（动态预充-求值桥梁级，输出节点 $C_1$）：标准动态 CMOS 反相器——上拉为单颗预充管 $P_{\text{pre}}(\text{CK})$，下拉为求值管 $N_2(X)$ 与尾管 $N_{\text{ck2}}(\text{CK})$ 串联；
  • 第三级（输出锁存级，输出节点 $C_2$）：取自 $1$ 透明正锁存器的后半级——上拉为单管 $P_3(C_1)$，下拉为 $N_{\text{ck3}}(\text{CK})$ 与 $N_3(C_1)$ 串联（随后接常规反相器驱动输出 $Q = \overline{C_2}$）。

时钟相位与触发事件	第一级输出 $X$ 的状态	第二级动态节点 $C_1$ 的状态	第三级锁存点 $C_2$ 与输出 $Q$ 的状态	为什么外部 $D$ 的扰动无法穿透？
$\text{CK}=0$ 预充与预采样期（▶ P33 (3.6) 09:08–10:47）	$P_{\text{ck1}}(\text{CK}=0)$ 导通，第一级透明：$X = \overline{D}$（实时跟踪输入反相值）	$P_{\text{pre}}(\text{CK}=0)$ 强导通，无视 $X$ 强行将 $C_1$ 预充至 $1$（$V_{DD}$）	因 $C_1=1$ 关断上拉 $P_3$，且 $\text{CK}=0$ 关断下拉 $N_{\text{ck3}}$ $\implies$ $C_2$ 高阻保持旧值，$Q$ 恒定不变！	预充节点 $C_1 \equiv 1$ 像一道铁闸把第三级彻底关断隔离
$\text{CK}\uparrow$ 上升沿采样求值（▶ P33 (3.6) 10:47–13:12）	$P_{\text{ck1}}$ 关断；受 $[-t_{su}, +t_{hold}]$ 保护，$X$ 稳定保持采样瞬间的 $\overline{D_{\text{sample}}}$	$P_{\text{pre}}$ 关断，$N_{\text{ck2}}$ 导通：若 $D_{\text{sample}}=0\;(X=1)$，则 $C_1$ 放电至 $0$；若 $D_{\text{sample}}=1\;(X=0)$，则 $C_1$ 保持为 $1$（即 $C_1 = D_{\text{sample}}$）	$N_{\text{ck3}}(\text{CK}=1)$ 导通，第三级透明：$C_2 = \overline{C_1} = \overline{D_{\text{sample}}}$，经输出反相器得 $Q = D_{\text{sample}}$！	在上升沿窗口内完成从 $X \to C_1 \to C_2 \to Q$ 的单次接力更新
$\text{CK}=1$ 保持期的单调放电抗扰（▶ P33 (3.6) 13:12–15:49）	$P_{\text{ck1}}(\text{CK}=1)$ 截止，$X$ 无上拉充电路径（仅在 $D: 0\to 1$ 时可由 $1$ 放电为 $0$）	$P_{\text{pre}}(\text{CK}=1)$ 截止，$C_1$ 亦无上拉充电路径（属于动态节点，一旦变 $0$ 绝无可能再回升为 $1$）	- 若采样时 $D=0\;(X=1 \implies C_1=0)$，此后即便 $D$ 变为 $1$ 使 $X\to 0$，因 $C_1$ 无上拉管，$C_1$ 保持为 $0$； - 若采样时 $D=1\;(X=0 \implies C_1=1)$，此后即便 $D$ 变为 $0$，因第一级无上拉管，$X$ 保持为 $0$，$C_1$ 亦不变！	第一级 $X$ 与第二级 $C_1$ 在 $\text{CK}=1$ 时双双缺失上拉充电路径，彻底阻断 $\text{CK}=1$ 期间 $D$ 的任何翻转！

2.3 原位逻辑内嵌（Logic Embedding）优势与 TSPC 的三大工程软肋

在 ▶ P33 (3.6) 15:49–18:43 中，老师总结了 TSPC 寄存器在超高速流水线（如早期 Alpha 处理器）中的独特优势与严苛限制：

1. 原位内嵌组合逻辑（Logic Embedding）与极致精简：只需将第一级中的单颗输入管 $P_1(D)/N_1(D)$ 直接替换为任意 CMOS 组合逻辑的上拉/下拉网络（PUN/PDN，如与非门、或非门、AOI 复合门），就能以近乎零额外延迟和极小面积完成“组合逻辑运算 + 边沿触发锁存”的一体化融合，且全场仅有一根全局时钟线 $\text{CK}$，完全没有 $\text{CK}/\overline{\text{CK}}$ 相位偏差问题！
2. 软肋一：比 $\text{C}^2\text{MOS}$ 更加惧怕慢时钟边沿（Slow Clock Slew，▶ P33 (3.6) 16:40–18:20）！ 为什么老师强调 “TSPC 对时钟边沿陡峭度的要求比 $\text{C}^2\text{MOS}$ 还要苛刻”？因为在 $\text{C}^2\text{MOS}$ 中，我们还能利用本地反相器的门延迟故意错开 $\text{CK}$ 与 $\overline{\text{CK}}$ 经过 $V_{DD}/2$ 的时间；而在 TSPC 中，全部受控 PMOS 与受控 NMOS 的栅极都绑在同一根物理时钟线 $\text{CK}$ 上！当这根唯一的 $\text{CK}$ 翻转经过 $V_{DD}/2$ 区间（$V_{Tn} < V_{\text{CK}} < V_{DD}-\lvert V_{Tp}\rvert$）时，全电路所有受控 PMOS 和 NMOS 100% 在同一时刻同时导通！如果 $\text{CK}$ 边沿稍微平缓，第一、二、三级将同时导通竞争，引发灾难性的功能错乱！
3. 软肋二：纯动态结构难以静态化（▶ P33 (3.6) 16:00–16:40）：TSPC 内部依赖动态预充节点 $C_1$ 以及高阻悬空节点 $X, C_2$；若强行给每一级加静态反馈环，电路将变得比静态 $\text{C}^2\text{MOS}$ 还要臃肿复杂。因此 TSPC 本质上是纯动态电路，不能在低频或长期时钟门控停钟下工作，且需防范内部节点电荷分享与毛刺竞争。

3.1 脉冲触发型寄存器（Pulse-Triggered / Glitch Register）：单锁存器与负建立时间

• 在 ▶ P34 (3.7) 00:00–02:57 中，叶凡老师提出了一个直击芯片功耗与面积痛点的架构问题：无论是静态传输门主从寄存器、$\text{C}^2\text{MOS}$ 还是 TSPC，本质上都是把两个锁存器（Master + Slave）串在一起。

• 而在一颗现代超大规模 SoC 芯片中，虽然寄存器数量大约只占总逻辑门数的 $10\%$ 左右，但它们全部挂在全局时钟树（Clock Tree）上，每个时钟周期都在高频翻转，贡献了高达 $30\%\sim 50\%$ 的动态时钟功耗（▶ P34 (3.7) 01:38–02:57）！如果能把两个锁存器砍成一个锁存器，岂不是能让寄存器面积和时钟树负载电容直接减半？

• 局部窄脉冲（Glitch）发生器原理（▶ P34 (3.7) 00:34–02:57）： 普通单个锁存器之所以不能当触发器用，是因为它在整整半个时钟周期（$\text{CK}=1$ 的 $50\%$ 占空比）内都是透明的。那么，如果我们把时钟信号 $\text{CLK}$ 经过奇数级（如 3 级）反相器延迟并反相得到 $\overline{\text{CLK}_{\text{d}}}$，再将 $\text{CLK}$ 与 $\overline{\text{CLK}_{\text{d}}}$ 送入一个与门（或带反馈的或非门结构）： $$\text{CLK}_p(t) = \text{CLK}(t) \cdot \overline{\text{CLK}(t - t_{d,\text{3INV}})}$$ 这样就在每个 $\text{CLK}\uparrow$ 上升沿之后，切出了一个宽度仅为 $T_{\text{pulse}} \approx t_{d,\text{3INV}}$ 的极窄高电平脉冲 $\text{CLK}_p$（俗称 Glitch Clock）！拿这个极窄脉冲 $\text{CLK}_p$ 去驱动唯一一个正锁存器，锁存器就只在上升沿后极短暂的 $T_{\text{pulse}}$ 窗口内睁开眼睛采样一次，其余绝大部分时间全部闭锁保持——在宏观行为上完美模拟了上升沿触发器！

• 打破“原教旨主义”与负建立时间（$t_{su} < 0$）红利（▶ P34 (3.7) 03:50–06:29）：

  • 老师幽默地指出（▶ P34 (3.7) 03:50–05:10）：如果按照第 8 讲“边沿触发器绝无透明窗口、仅在无穷小跳变瞬间采样”的原教旨主义（Fundamentalist）标准，脉冲触发型寄存器其实是个“伪边沿触发器”——因为在窄脉冲 $T_{\text{pulse}}$ 持续期间，输入 $D$ 到输出 $Q$ 是直接透明连通的！同时它对外只接一根单相时钟 $\text{CLK}$，内部却衍生出脉冲与反相脉冲，属于伪单相时钟（Pseudo-Single-Phase Clock，▶ P34 (3.7) 05:58）。
  • 为什么它能实现惊人的负建立时间（$t_{su} < 0$）与超短 $t_{c\text{-}q}$？ 因为采样窗口被推迟并展宽到了时钟上升沿 $\text{CLK}\uparrow$ 之后的 $[0, T_{\text{pulse}}]$ 区间内！即使外部数据 $D$ 在时钟上升沿 $\text{CLK}\uparrow$ 到来之后才姗姗来迟（例如滞后了 $20\,\text{ps}$），只要赶在窄脉冲 $\text{CLK}_p$ 关断之前抵达并稳定，锁存器依然能把它正确采样进去！也就是说，$D$ 无需提前于 $\text{CLK}\uparrow$ 到达，建立时间 $t_{su} < 0$，且信号只需穿过单级锁存器，$t_{c\text{-}q}$ 缩短近一半！

• 脉冲宽度 $T_{\text{pulse}}$ 的生死两难博弈（▶ P34 (3.7) 06:29–11:55）： 既然脉冲触发型寄存器又省面积、又快、又有负建立时间，为什么它没有彻底取代主从 $\text{C}^2\text{MOS}$ 成为唯一霸主？因为窄脉冲宽度 $T_{\text{pulse}}$ 的设计宛如走钢丝：

  1. 脉宽过窄的致命风险（PVT 退化为矮毛刺 Runt Pulse，▶ P34 (3.7) 06:54–08:37）：局部脉冲发生器依赖奇数级反相器的门延迟。在纳米工艺的工艺角（Process）、电压（Voltage）、温度（Temperature）波动以及负载电容影响下，若反相器延迟过小，生成的窄脉冲还没来得及升到满摆幅 $V_{DD}$ 就已经开始回落，退化为一个幅度微弱的三角矮脉冲（Runt Glitch），根本无法开启传输门或推翻锁存器内部的双稳态环路，导致采样彻底失败！
  2. 脉宽过宽的沉重代价（毛刺穿透与保持时间 $t_{hold}$ 急剧恶化，▶ P34 (3.7) 08:37–11:55）：如果为了保证写操作可靠而把 $T_{\text{pulse}}$ 做宽，那么在整个 $T_{\text{pulse}}$ 透明期内，$D$ 端的任何毛刺或早到的下一拍数据都会直接穿透到 $Q$！为了防止误采样，要求输入数据 $D$ 保持稳定的约束窗口 $[-t_{su}, +t_{hold}]$ 必须完整包络整个脉冲宽度 $T_{\text{pulse}}$（▶ P34 (3.7) 09:45–11:19）： $$t_{hold,\text{pulse}} \approx T_{\text{pulse}} + t_{hold,\text{latch}} \gg t_{hold,\text{Master-Slave}}$$ 这意味着保持时间 $t_{hold}$ 大幅增加，在芯片短路径（Short Path）上极易引发灾难性的保持时间违例，逼迫后端工程师插入海量延迟缓冲器（Hold Buffer）！工程上通常只在高性能处理器关键路径上审慎使用，且常让相邻多个锁存器共享同一个局部脉冲发生器以摊薄开销。

3.2 维持阻塞型寄存器（Maintenance-Blocking Register）：门级时代的化石

在 ▶ P34 (3.7) 11:55–13:17 中，老师简要回顾了大家在本科《数字逻辑》教材（如 74LS74 芯片）中学过的维持阻塞型 D 触发器：

• 词源典故与拓扑特征：英文“Flip-Flop”原意是“人字拖凉鞋”（走路时拍打脚后跟发出 flip-flop 的乒乓声），借指双稳态电路在 $0$ 和 $1$ 之间来回乒乓翻转（▶ P34 (3.7) 12:10）。它纯粹用 6 个多输入与非门（NAND） 通过复杂的跨级反馈线（置位维持线、复位阻塞线）在门级强行锁死输入端以防空翻。
• 为何在现代 CMOS VLSI 中被彻底淘汰？ 6 个多输入与非门需要消耗 26～28 颗晶体管，内部跨级金属反馈线极其拥塞（寄生电容极大），且关键路径跨越 3～4 级逻辑门延迟。相比之下，利用 MOS 双向传输门或 $\text{C}^2\text{MOS}$ 三态门在晶体管级直接做开关，仅需 16～20 管即可实现更高速度与更小面积，故门级维持阻塞结构已退出历史舞台。

3.3 灵敏放大器基寄存器（Sense-Amplifier Based Flip-Flop, SAFF）：差分再生比较器

在 ▶ P34 (3.7) 13:17–18:15 的本讲收官部分，老师介绍了一种源自存储器（SRAM）读出电路的超高速寄存器架构——灵敏放大器基寄存器（SAFF）：

剖析维度	核心物理机制与复旦 881 考点精要
名实辨析：为什么叫“放大器”却不是线性放大器？（▶ P34 (3.7) 13:39–14:47）	初学者看到“灵敏放大器（Sense Amplifier）”常误以为它是模拟电路中增益为 $A_v = -g_m R_L$ 的线性电压放大器。老师特别强调：它的负载不是电阻或电流源，而是交叉耦合的正反馈反相器对（Cross-Coupled Inverter Pair）！一旦两端出现微小电压差，正反馈环路会以指数级速度将一端推向 $V_{DD}$、另一端拉向 $\text{GND}$，因此它的物理本质是一个时钟同步再生式电压比较器（Regenerative Comparator）！
两阶段双轨差分工作流程（▶ P34 (3.7) 14:47–16:40）	电路由前端预充型差分敏放级与后端交叉耦合与非门 SR 锁存器串联而成，接收差分输入 $(D, \overline{D})$： 1. $\text{CK}=0$ 预充保持期：尾电流管 $N_{\text{tail}}(\text{CK}=0)$ 关断，顶部两颗预充 PMOS 管将敏放级双轨输出强行预充至 $(\overline{S}, \overline{R}) = (1, 1)$。对于后端 NAND 型 SR 锁存器，输入 $(1,1)$ 恰为保持态，故输出 $(Q, \overline{Q})$ 稳固维持上一拍数据，且全电路无直流电流（零静态功耗）！ 2. $\text{CK}\uparrow$ 上升沿雪崩再生期：预充 PMOS 关断，尾管 $N_{\text{tail}}(\text{CK}=1)$ 开启。假设输入 $D > \overline{D}$（哪怕仅有几十毫伏的微小差分摆幅 $\Delta V_{\text{in}} \ll V_{DD}$），接 $D$ 的下拉支路电流更大，率先拉低一侧节点（如 $\overline{S} \to 0$），随即触发交叉耦合正反馈雪崩再生，将 $\overline{S}$ 彻底锁死在 $0$、另一侧 $\overline{R}$ 锁死在 $1$，瞬间触发后端 SR 锁存器翻转为 $(Q=1, \overline{Q}=0)$！
性能优势与双轨工程代价（▶ P34 (3.7) 16:40–18:15）	优势：① 能直接感知毫伏级小摆幅差分信号（无需满摆幅输入）；② 正反馈再生使时钟到输出延时 $t_{c\text{-}q}$ 极短，且对时钟斜率不敏感。 致命代价：强制要求双轨差分输入 $(D, \overline{D})$ 与双轨差分输出 $(Q, \overline{Q})$，在普通单端标准单元数字逻辑中会导致走线资源与面积直接翻倍！因此 SAFF 主要用于 SRAM 读出接口、长距离低摆幅差分互连收发器及超高速定制数据通路，而常规数字逻辑仍以单端静态 $\text{C}^2\text{MOS}$ 寄存器为主力。