第 4 讲 · 第2章 组合逻辑门的设计（上）

• （▶ P14 (2.1) 00:00–01:53）奥数三锁与开关拓扑映射：假设甲、乙、丙三人各持有一把挂锁 $A, B, C$，定义锁被打开为逻辑 $1$、锁紧闭为逻辑 $0$；大门能被推开为输出 $F=1$，推不开为 $F=0$。
• 若三人中任意一人打开自己的锁就能推开门（如何实现？将三把锁首尾相扣连成锁链再挂在门环上，任解其一即断链开门），则对应或逻辑（OR） $F = A + B + C$；若必须三人同时到场打开全部三把锁才能开门（将三把锁平行并排锁在门环上），则对应与逻辑（AND） $F = A \cdot B \cdot C$；若要求“甲单独到场可开门，或者乙与丙同时到场可开门”（将乙、丙两把锁并联在一个铁环上，再与甲的锁串联成链），则对应复合布尔逻辑 $F = A + B \cdot C$。
• 硬件本质：任何复杂的布尔函数，本质上都是受输入变量控制的二值通路拓扑组合。

为什么人类最终选择了电学开关（MOSFET）而非巴贝奇的机械差分机或纯光学开关来构建现代计算机（▶ P14 (2.1) 01:53–03:56）？机械齿轮采用十进制，虽符合人类直觉，但多级齿轮传动存在无法克服的摩擦损耗与机械间隙累积，传递十余级后便彻底卡死；而电学逻辑采用二值电平（以 $\text{GND}=0\text{ V}$ 表征逻辑 $0$，以电源轨 $V_{DD}$ 表征逻辑 $1$），不仅天然契合开关的“通/断”二态，更重要的是上一级逻辑门的输出电压可以直接驱动下一级 MOSFET 的栅极，通过电源轨 $V_{DD}$ 在每一级完成能量再生（Level Restoration），实现数千级无损级联！在此基础上，数字电路被严格划分为两大阵营（▶ P14 (2.1) 03:56–04:54）：组合逻辑（Combinational Logic）内部不存在任何从输出回到输入的反馈环路，当输入固定并经历有限传播延时 $t_p$ 后，稳态输出唯一地由当前输入决定，即 $Y(t) = F(X(t))$，可用真值表或布尔表达式完备描述；而时序逻辑（Sequential Logic）包含正反馈存储环路，其输出不仅取决于当前输入，还取决于电路的历史状态 $Q(t-1)$。

• 在工业界标准单元库（Standard Cell Library）中，组合逻辑门遵循一套严谨的工程命名与符号规范（▶ P14 (2.1) 04:54–09:00）。
• 单输入门包括反相器（INV，$Y=\overline{A}$）与同相缓冲器（BUFFER，$Y=A$，常用于增强驱动能力或插入延时）。
• 多输入基本门以末尾数字标注扇入数 $i$，如三输入与门记作 AND3、四输入或非门记作 NOR4；若部分输入端自带反相圆圈（Bubble），则在末尾追加 B$k$（Bubble Count），例如三输入与门中含有 1 个反向输入端 $Y = \overline{A}\cdot B\cdot C$，标准命名为 AND3B1（▶ P14 (2.1) 05:27）；二输入或门两个输入端均取反 $Y = \overline{A} + \overline{B}$，命名为 OR2B2。
• 为了在原理图上直观消去冗余反相器，叶凡老师特别传授了摩根律的图形化泡泡推移法则（Bubble Pushing， ▶ P14 (2.1) 06:09–07:33 ）：根据德·摩根定律 $\overline{A} + \overline{B} = \overline{A \cdot B}$ 与 $\overline{A} \cdot \overline{B} = \overline{A + B}$，任何一个与门（AND）只要将其所有输入端与输出端同时取反（有圈变无圈、无圈变有圈），其门体就等价转换为或门（OR），反之亦然！同时，在同一根连线上成对插入或成对抹去两个反相圆圈（$\overline{\overline{X}} = X$）不改变任何逻辑。
• 对于先与、后或、最后整体取反的单级复合门（And-Or-Invert），则按各与项的输入个数命名为 AOI 门——例如 ▶ P14 (2.1) 08:30 剖析的 AOI321，代表第 1 组三输入相与（$A\cdot B\cdot C$）、第 2 组二输入相与（$D\cdot E$）、第 3 组单输入（$F$）三者相或后再总取反：

$$Y_{\text{AOI321}} = \overline{(A \cdot B \cdot C) + (D \cdot E) + F}, \qquad \overline{A} + \overline{B} \;\Longleftrightarrow\; \overline{A \cdot B} \quad (\text{OR2B2} \equiv \text{NAND2})$$

• 从逻辑门符号向下深入到理想开关网络（▶ P14 (2.1) 09:00–13:28），我们定义两端受控开关的连通状态 $F \in \{0, 1\}$（断开为 $0$，导通为 $1$）：若控制信号 $S=1$ 时开关闭合、$S=0$ 时断开，称为同相开关（$F = S$，对应 NMOS 管）；若栅极带圆圈、$S=0$ 时闭合、$S=1$ 时断开，称为反相开关（$F = \overline{S}$，对应 PMOS 管）。
• 当两个开关 $S_A, S_B$ 串联时，唯有二者同时闭合通路才导通，其连通函数严格对应布尔乘法（与运算）：$F_{\text{series}} = S_A \cdot S_B$（▶ P14 (2.1) 10:49）；当两个开关并联时，只要任一开关闭合通路即导通，严格对应布尔加法（或运算）：$F_{\text{parallel}} = S_A + S_B$（▶ P14 (2.1) 11:27）。
• ▶ P14 (2.1) 11:58–13:28 对布尔分配律的硬件审视：考虑等价表达式 $F_1 = A \cdot (B + C)$ 与 $F_2 = A \cdot B + A \cdot C$。
• 若按 $F_1$（先将 $B, C$ 并联，再与 $A$ 串联）搭建开关网，只需 3 个开关；若按展开式 $F_2$（先做 $A\cdot B$ 串联和 $A\cdot C$ 串联，再将两条支路并联）搭建，则开关 $A$ 被迫重复使用了两次，总共消耗 4 个开关！这揭示了一条核心工程准则：同一个布尔函数对应的开关拓扑绝不唯一；在综合开关网络前通过布尔代数提取公因式化简，能够直接削减晶体管数量与芯片面积。

逻辑家族名称	代表拓扑特征（实现 $N$ 输入门）	速度表现	静态功耗	晶体管数/面积	稳健性（Robustness）与尺寸敏感度	工业界地位（▶ P14 (2.1) 16:40）
静态互补 CMOS	PMOS 上拉网 PUN + NMOS 下拉网 PDN	中等	零（仅漏电）	最大（$2N$ 管）	最强（无比电路，尺寸无关）	绝对主力（占 >95% 标准单元）
传输管/传输门逻辑（PTL）	漏源端直接传输信号（NMOS / CMOS TG）	较快	低	较小	中等（单管存在 $V_T$ 阈值损失）	专用模块（选择器 MUX、异或门 XOR、锁存器）
有比逻辑（Pseudo-NMOS）	常通弱 PMOS 负载 + NMOS 下拉网	较慢（上升慢）	极高（导通态直通电流）	最小（$N+1$ 管）	差（有比电路，$V_{OL}$ 依赖 $W_p/W_n$ 比值）	极少数超大扇入或非译码电路（ROM/PLA）
动态逻辑（Dynamic Logic）	时钟预充 PMOS + 条件求值 NMOS 网	最快	中高（时钟翻转功耗）	中小（$N+2$ 管）	最差（动态浮空节点易受电荷分享与噪声破坏）	早期超高性能 CPU 关键路径（现已罕用）

• （▶ P14 (2.1) 13:28–20:03）前后端三维坐标与 PPAC 指标：从抽象的逻辑功能（布尔表达式）出发，通过前端设计（Front-End Design）映射为电路结构（晶体管级网表），再通过后端设计（Back-End Design）转化为晶圆上的物理版图（Layout）。
• 衡量任何一种实现方式的优劣，都逃不开 PPAC 四维指标：性能/速度（Performance）、功耗（Power）、面积与制造成本（Area / Cost）以及保证芯片良率的稳健性（Robustness）。
• 如上表所示，静态互补 CMOS 虽然需要 $2N$ 个管子（面积最大），但它拥有无与伦比的无比特性（Ratio-less， ▶ P14 (2.1) 18:39–19:39 ）：无论你把晶体管做大还是做小，只会改变充放电电流与速度，绝不会改变稳态输出电平 $V_{OH}=V_{DD}, V_{OL}=0$ 和布尔逻辑功能！这使得电路结构设计与晶体管尺寸优化得以彻底解耦，奠定了现代 EDA 自动综合的基石：

$$F_{\text{series}} = S_A \cdot S_B, \quad F_{\text{parallel}} = S_A + S_B, \qquad N_{\text{static CMOS}}(n\text{ inputs}) = 2n \;\xrightarrow{\text{Ratio-less}}\text{Functionality Independent of } (W/L)$$

【例题 4.1】（摩根律泡泡化简与复合门命名识别，对应 ▶ P14 (2.1) 06:09–09:00） 某标准单元原理图包含两级门：第一级由一个三输入与门（输入 $A,B,C$）、一个二输入与门（输入 $D,E$）及单输入 $F$ 共同汇入一个三输入或非门；现工程师将各与门输出端与或非门输入端同时加上反相圆圈。试写出该复合门的工业标准名称、布尔表达式，并用泡泡推移法将其转化为纯与非（NAND）结构。

【详解】 ① 复合门命名：该门先执行三输入与（3）、二输入与（2）及单输入（1），再执行或非（OR-Invert），故工业界标准名称为 AOI321，其布尔表达式为 $Y = \overline{(A\cdot B\cdot C) + (D\cdot E) + F}$。② 泡泡推移化简：在第一级与门输出与第二级或门输入之间的连线上同时插入一对反相圆圈（双反相抵消 $\overline{\overline{X}}=X$）；靠近第一级与门输出端的圆圈使与门变为与非门（NAND3、NAND2），靠近第二级或非门输入端的圆圈使原本的“三输入或非门”变成了“三个输入端全带反相圈的或非门”。由摩根律 $\overline{\overline{X}_1 + \overline{X}_2 + \overline{X}_3} = X_1 \cdot X_2 \cdot X_3$（或双侧消圈：输入全取反的或非门等价于输出不取反的与门 AND3），若保留最外层输出反相圈，则三输入或门仅输入端取反即化为与非门 NAND3！因此 $Y = \overline{\overline{(A\cdot B\cdot C)} \cdot \overline{(D\cdot E)} \cdot \overline{F}}$，完美转化为两级 NAND 门级联。

【例题 4.2】（布尔公因式提取与开关网络晶体管数优化，对应 ▶ P14 (2.1) 11:58–13:28） 已知某开关连通函数为 $F(A,B,C,D) = A\cdot B\cdot D + A\cdot C\cdot D + E\cdot D$。若直接按积之和（SOP）展开式搭建同相开关网络，需要多少个受控开关？若通过布尔代数化简后再搭建，最少需要多少个开关？

【详解】 ① 直接按展开式搭建：第一项 $A\cdot B\cdot D$ 需 3 个开关串联，第二项 $A\cdot C\cdot D$ 需 3 个开关串联，第三项 $E\cdot D$ 需 2 个开关串联，三条支路并联共消耗 $3 + 3 + 2 = 8$ 个受控开关（其中开关 $D$ 重复出现了 3 次，$A$ 重复出现了 2 次）。② 提取公因式化简：先提取全局公因式 $D$ 得 $F = (A\cdot B + A\cdot C + E)\cdot D$；再对括号内前两项提取公因式 $A$，化为最简括弧式：

$$F(A,B,C,D,E) = \bigl[A \cdot (B + C) + E\bigr] \cdot D$$

按此式搭建开关网：$B$ 与 $C$ 并联（2 个开关）后与 $A$ 串联（+1 个开关），该支路再与 $E$ 并联（+1 个开关），最后整体与 $D$ 串联（+1 个开关），总共仅需 $5$ 个受控开关（每个变量恰好只对应 1 个物理开关），净省 $37.5\%$ 的开关面积！

• 什么是 CMOS（Complementary Metal-Oxide-Semiconductor）中的第一个字母 C（Complementary，互补）？叶凡老师在 ▶ P15 (2.2) 00:00–01:30 引用《周易》“一阴一阳之谓道”给出了最透彻的诠释：所谓互补，就是将全集一分为二——非阴即阳、非此即彼，二者既不能有任何交集重叠（不能同时为真），拼合起来又必须覆盖全部可能（不能同时为假）。

• 将这一哲学映射回第 1 章 1.5 节的晶体管开关物理：由于阈值电压损失，NMOS 只能无损传输逻辑 $0$（强 $0$、弱 $1$），因此所有的 NMOS 管被强制规定只能放置在连接输出端 $\text{Out}$ 与地轨 $\text{GND}$ 之间的下拉网络（Pull-Down Network, PDN）中；反之，PMOS 只能无损传输逻辑 $1$（强 $1$、弱 $0$），因此所有的 PMOS 管被强制规定只能放置在连接输出端 $\text{Out}$ 与电源轨 $V_{DD}$ 之间的上拉网络（Pull-Up Network, PUN）中。

• 让我们分别建立下拉网络 PDN 与上拉网络 PUN 的布尔代数模型（▶ P15 (2.2) 01:30–08:28）。

• 首先看由纯 NMOS 构成的下拉网络 PDN（▶ P15 (2.2) 01:30–04:42）：因为 NMOS 是同相开关（输入为 $1$ 时导通，输入为 $0$ 时断开），所以由 NMOS 串并联组成的 PDN 导通条件 $G(A, B, C)$ 是关于原始输入变量 $A, B, C$ 的同相布尔函数（串联写乘号、并联写加号）。

• 但是请注意输出端！当 PDN 导通（$G=1$）时，它将输出端 $\text{Out}$ 直接拉低到地电位 $\text{GND}$（即 $\text{Out}=0$）；当 PDN 断开（$G=0$）时，在理想互补配合下由上拉网络将 $\text{Out}$ 拉高到 $V_{DD}$（即 $\text{Out}=1$）。

• NMOS 下拉网络是一个“输入同相、输出反相”的网络：$\text{Out} = \overline{G(A, B, C)}$（▶ P15 (2.2) 04:15）。

• 再看由纯 PMOS 构成的上拉网络 PUN（▶ P15 (2.2) 04:42–08:28）：由于每个 PMOS 的栅极都自带一个反相圆圈（输入为 $0$ 时导通，输入为 $1$ 时断开），相当于输入信号先求反再控制开关，故 PUN 的导通条件是关于反向输入变量 $\overline{A}, \overline{B}, \overline{C}$ 的布尔函数 $H(\overline{A}, \overline{B}, \overline{C})$。

• 而在输出端，当 PUN 导通（$H=1$）时，它将输出 $\text{Out}$ 直接连到 $V_{DD}$（即 $\text{Out}=1$）；当 PUN 断开（$H=0$）时，由下拉网络将 $\text{Out}$ 拉到 $0$。

• PMOS 上拉网络是一个“输入取反、输出同相”的网络：$\text{Out} = H(\overline{A}, \overline{B}, \overline{C})$（▶ P15 (2.2) 07:45）。

• 由于同一个逻辑门的输出 $\text{Out}$ 在任意时刻只能有一个唯一确定的逻辑值，上下拉网络必须恒等地给出同一个输出——这就导出了统摄整个静态 CMOS 设计的上下拉互补基本方程（▶ P15 (2.2) 08:28–11:44）：

$$\text{Out} = \overline{G(A, B, C, \dots)} = H(\overline{A}, \overline{B}, \overline{C}, \dots) \quad \Longleftrightarrow \quad G(A,B,C) \oplus H(\overline{A},\overline{B},\overline{C}) = 1$$

上拉网 $H(\overline{A},\overline{B},\overline{C})$	下拉网 $G(A,B,C)$	输出端 $\text{Out}$ 物理状态	静态直流功耗 $I_{\text{DC}}$	输出电平与工程判定（▶ P15 (2.2) 11:44–14:13）
导通（$H=1$）	断开（$G=0$）	仅通过 PUN 低阻连接至 $V_{DD}$	$0$（无直通路径）	$V_{\text{out}} = V_{DD}$（合法满摆幅逻辑 $1$）
断开（$H=0$）	导通（$G=1$）	仅通过 PDN 低阻连接至 $\text{GND}$	$0$（无直通路径）	$V_{\text{out}} = 0\text{ V}$（合法满摆幅逻辑 $0$）
导通（$H=1$）	导通（$G=1$）	上下同时导通（电源对地直通分压）	极大（直流短路电流）	$V_{\text{out}} = \frac{R_N}{R_P+R_N}V_{DD} \approx 0.5V_{DD}$（逻辑未定义死区，绝对禁止！）
断开（$H=0$）	断开（$G=0$）	上下同时断开（输出节点悬空浮置）	$0$	高阻态 High-Z（组合逻辑严禁出现；仅三态门使用，非严格 CMOS）

• 为什么上下拉网络必须严格遵守“一通一断”？叶凡老师在 ▶ P15 (2.2) 11:44–14:13 对上表中的后两行禁忌状态作了极具洞察力的物理剖析。

• 第一类禁忌：上下拉同时导通（$H=1$ 且 $G=1$， ▶ P15 (2.2) 11:44–12:36 ）。

• 一旦发生同时导通，首先在 $V_{DD}$ 与 $\text{GND}$ 之间形成低阻直通电流，彻底摧毁静态 CMOS 零静态功耗的优势；更严重的是，因为我们在设计 CMOS 门时追求上升与下降速度对称，特意把 PMOS 上拉电阻 $R_P$ 与 NMOS 下拉电阻 $R_N$ 设计得几乎相等（同数量级），此时上下同时导通构成电阻分压，输出电压必然卡在 $V_{DD}/2$ 附近，成为非 $0$ 非 $1$ 的逻辑错乱态！第二类禁忌：上下拉同时断开（$H=0$ 且 $G=0$， ▶ P15 (2.2) 12:36–14:13 ）。

• 此时虽无直流功耗，但输出端 $\text{Out}$ 与 $V_{DD}$ 和 $\text{GND}$ 均断开，呈现高阻态（High-Impedance, High-Z），节点残余电荷极易被耦合噪声篡改。

• 虽然总线接口常用的三态门（Tri-state Buffer）会刻意引入高阻态作为“第三态”，但叶凡老师特别强调：三态门在进入高阻态时违背了 $G$ 与 $H$ 互补的定义，因此三态门不属于严格意义上的静态互补 CMOS 组合门！

• 遵循互补方程 $\overline{G(A,B)} = H(\overline{A},\overline{B})$ 与摩根律，我们在 ▶ P15 (2.2) 14:13–19:00 即可系统推导出三大基础 CMOS 门：① 反相器（INV）：PDN 仅 1 个 NMOS（$G(A)=A$），PUN 仅 1 个 PMOS（$H(\overline{A})=\overline{A}$），满足 $\overline{A}=\overline{A}$，单管自己与自己互补；② 二输入与非门（NAND2， ▶ P15 (2.2) 15:44–17:26 ）：PDN 由两个 NMOS 串联而成，$G(A,B)=A\cdot B$，故从下拉网看输出为 $\text{Out} = \overline{A\cdot B}$（与非门符号）；PUN 由两个 PMOS 并联而成，$H(\overline{A},\overline{B}) = \overline{A} + \overline{B}$（对应双反相输入或门符号 OR2B2），由摩根律 $\overline{A\cdot B} \equiv \overline{A}+\overline{B}$ 严格互补；③ 二输入或非门（NOR2， ▶ P15 (2.2) 17:26–19:00 ）：PDN 由两个 NMOS 并联而成（$\text{Out}=\overline{A+B}$），PUN 由两个 PMOS 串联而成（$\text{Out}=\overline{A}\cdot\overline{B}$）。

• 由此确立串并联对偶铁律：NMOS 串联对应 PMOS 并联，NMOS 并联对应 PMOS 串联：

$$\text{NAND2: } \underbrace{\overline{A \cdot B}}_{\text{PDN: NMOS Series}} = \underbrace{\overline{A} + \overline{B}}_{\text{PUN: PMOS Parallel}}, \qquad \text{NOR2: } \underbrace{\overline{A + B}}_{\text{PDN: NMOS Parallel}} = \underbrace{\overline{A} \cdot \overline{B}}_{\text{PUN: PMOS Series}}$$

【例题 4.3】（非互补错误拓扑诊断与死区/高阻态分析，对应 ▶ P15 (2.2) 11:44–14:13） 某初学者设计一个二输入门时，将上拉网络 PUN 画成两个 PMOS 并联（栅极接 $A, B$），却不小心将下拉网络 PDN 也画成了两个 NMOS 并联（栅极接 $A, B$）。试列出该电路在 $(A,B) \in \{00, 01, 10, 11\}$ 四种输入组合下的上下拉导通状态、输出电平（设单管导通电阻均为 $R_0$）及故障类型。

【详解】 上拉网两个 PMOS 并联，导通函数为 $H(\overline{A},\overline{B}) = \overline{A} + \overline{B}$；下拉网两个 NMOS 并联，导通函数为 $G(A,B) = A + B$。逐一检验四种输入组合：① 当 $A=0, B=0$ 时，$H=1+1=1$（两 PMOS 并联导通，$R_{\text{PUN}}=R_0/2$），$G=0+0=0$（PDN 断开），输出正常为 $V_{\text{out}} = V_{DD}$（逻辑 $1$）；② 当 $A=1, B=1$ 时，$H=0+0=0$（PUN 断开），$G=1+1=1$（两 NMOS 并联导通，$R_{\text{PDN}}=R_0/2$），输出正常为 $V_{\text{out}} = 0\text{ V}$（逻辑 $0$）；③ 当 $A=0, B=1$ 或 $A=1, B=0$ 时，灾难发生：此时 $H = 1$（1 个 PMOS 导通，$R_{\text{PUN}}=R_0$）且 $G = 1$（1 个 NMOS 导通，$R_{\text{PDN}}=R_0$），上下拉网络同时导通！产生直通电流 $I_{\text{DC}} = V_{DD}/(2R_0)$，且输出电压被分压在 $V_{\text{out}} = \frac{R_0}{R_0+R_0}V_{DD} = 0.5V_{DD}$ 的逻辑未定义死区，电路彻底失效！

【例题 4.4】（三输入与非门 NAND3 与或非门 NOR3 的互补代数验证，对应 ▶ P15 (2.2) 15:44–19:00） 写出三输入或非门（NOR3）的下拉网络函数 $G(A,B,C)$ 与上拉网络函数 $H(\overline{A},\overline{B},\overline{C})$，说明各自晶体管的连接方式，并指出唯一使输出为逻辑 $1$ 的输入向量。

【详解】 对于三输入或非门 $\text{Out} = \overline{A+B+C}$：① 下拉网络 PDN 由 3 个 NMOS 管并联而成，其导通条件为 $G(A,B,C) = A + B + C$，只要任一输入为 $1$，输出即被拉低至 $0$；② 根据摩根律 $\overline{A+B+C} = \overline{A}\cdot\overline{B}\cdot\overline{C}$，上拉网络 PUN 由 3 个 PMOS 管串联而成，其导通条件为 $H(\overline{A},\overline{B},\overline{C}) = \overline{A}\cdot\overline{B}\cdot\overline{C}$；③ 唯有当输入向量为 $(A,B,C) = (0,0,0)$ 时，3 个串联 PMOS 全部导通（$H=1$）且 3 个并联 NMOS 全部断开（$G=0$），输出为唯一的满摆幅逻辑 $1$（$V_{DD}$）。

• 在掌握了基本门之后，我们在 ▶ P16 (2.3) 00:00–02:43 面临第一个核心问题：到底什么样的布尔函数，才能用“单级（Single-Stage）”静态互补 CMOS 电路直接实现？ 回顾 2.2 节，由于 NMOS 下拉网络是同相开关而接在 $\text{GND}$、PMOS 上拉网络是反相开关而接在 $V_{DD}$，任何一个不加额外反相器的单级 CMOS 门，其输出表达式必然具有且仅具有如下标准形式：所有输入变量均为不带反相号的原变量（同相输入），且整个表达式的最外层带有一个总反相号（反相输出），即 $\text{Out} = \overline{G(A, B, C, \dots)}$，其中 $G$ 是仅由与（$\cdot$）和或（$+$）构成的任意正布尔函数（▶ P16 (2.3) 01:20）。
• 当然，工程上并非只要满足 $\overline{G}$ 形式就一味做成单级门——若扇入变量过多（例如 6 输入或 8 输入，见第 5 讲 2.8 节），单级串联层数过深会导致速度急剧恶化，此时必须主动拆分为多级级联。

那么，面对一个既含有局部反向输入、最外层又是同相输出的普遍布尔表达式——例如课堂母题 $\text{Out} = A \cdot \overline{B} + C$（▶ P16 (2.3) 02:43–13:20），我们该如何用 CMOS 门实现？叶凡老师循序渐进地对比了三种综合境界：

1. 第一重境界：三级门直观法（▶ P16 (2.3) 02:43–05:52）。既然单级门不接受反向输入 $\overline{B}$、也不能直接输出同相结果，最死板的做法是：第 1 级用反相器将 $B$ 变为 $D = \overline{B}$；第 2 级用单级 AOI21 门实现 $E = \overline{A\cdot D + C} = \overline{A\cdot\overline{B}+C}$；第 3 级再接一个反相器还原 $\text{Out} = \overline{E} = A\cdot\overline{B}+C$。这个方案虽然功能正确，却极其低效——总共用了 3 级门，尤其是原本就要求取反的信号 $B$，竟然先后经历了第 1 级、第 2 级、第 3 级整整三次反相（$\overline{\overline{\overline{B}}} = \overline{B}$），属于典型的跌床架屋！
2. 第二重境界：摩根律两级门最优法（▶ P16 (2.3) 05:52–08:45）。既然同相输入（$A, C$）到达输出需要经历偶数次（2 次）反相，而反向输入（$B$）到达输出只需经历奇数次（1 次）反相，我们何不利用双重否定与德·摩根定律，把总反相号留在最后一级，而把第一级反相器加在 $A$ 和 $C$ 上？对原式做恒等变形：

$$\text{Out} = A \cdot \overline{B} + C = \overline{\overline{A \cdot \overline{B} + C}} = \overline{\overline{A \cdot \overline{B}} \cdot \overline{C}} = \overline{\bigl(\overline{A} + B\bigr) \cdot \overline{C}}$$

• 看！上式最外层恰好是一个单级 OAI21 复合门 $\overline{(X + B)\cdot Y}$，其中 $X = \overline{A}$、$Y = \overline{C}$ 由第 1 级两个反相器产生，而信号 $B$ 根本不需要第 1 级反相器，直接送入第 2 级复合门即可！由此叶凡老师给出了数字 IC 综合的两级门完备定理（▶ P16 (2.3) 08:15）：任何一个任意复杂的组合逻辑表达式，在理论上至多只需要两级静态 CMOS 门（第 1 级反相器 + 第 2 级单级复合门）即可实现！

3. 第三重境界：泡泡推移基本门拆解法（▶ P16 (2.3) 09:09–12:53）。

• 如果标准单元库中只允许使用简单的二输入基本门（NAND2、NOR2）和反相器，我们只需先画出 $A\cdot\overline{B}$ 与门加 $+C$ 或门的原理图，然后在级间连线上插入成对反相圆圈（Bubble Pushing），将第一级与门加上输出圈变为 NAND2，将第二级或门两个输入端均加上圈（其中一个与级间圈配对，另一个由 $C$ 经反相器提供）并转换为 NAND2，即可零代数推导地拆解为规整的基本门网表。

综合方法名称	逻辑变形核心表达式	关键路径最大门级数	信号 $B$ 经历的反相次数	所需 CMOS 门单元组成	工程适用场景（▶ P16 (2.3) 02:43–12:53）
方法一：三级门直观法	$\text{Out} = \overline{\overline{A\cdot(\overline{B}) + C}}$	3 级（最慢）	3 次（冗余反相）	2 个 INV + 1 个 AOI21（共 10 管）	初学者直观试凑（工程中应避免）
方法二：摩根律两级最优法	$\text{Out} = \overline{(\overline{A} + B)\cdot\overline{C}}$	2 级（理论最少级）	1 次（直达末级）	2 个 INV + 1 个 OAI21（共 10 管）	定制复合门与关键路径延时压缩
方法三：泡泡推移拆解法	$\text{Out} = \overline{\overline{A\cdot\overline{B}} \cdot \overline{C}}$	3 级（但单级简单）	2～3 次	2 个 INV + 2 个 NAND2（共 12 管）	仅用简单 2 输入标准单元的自动综合

• 进入本节下半场（▶ P16 (2.3) 13:20–25:09），我们聚焦贯穿第 4 讲与第 5 讲的四输入核心母题 $F = \overline{A \cdot (B + C) + D}$（▶ P16 (2.3) 15:16），演练如何把单级复合布尔式直接画成晶体管级原理图。
• 叶凡老师总结了“自内向外、按运算优先级逐层包裹”的画图法则：① 最内层括号 $(B+C)$：或运算在下拉网 PDN 中画为 NMOS $B$ 与 $C$ 并联，在上拉网 PUN 中画为 PMOS $B$ 与 $C$ 串联；② 中层与运算 $A \cdot (B+C)$：在 PDN 中将 NMOS $A$ 与 $(B\parallel C)$ 并联块上下串联，在 PUN 中将 PMOS $A$ 与 $(B\text{—}C)$ 串联支路左右并联；③ 最外层或运算 $+ D$：在 PDN 中将 NMOS $D$ 与左半部整体左右并联（直接跨接在输出 $F$ 与 $\text{GND}$ 之间），在 PUN 中将 PMOS $D$ 与上半部并联块上下串联。

画完电路图后，叶凡老师在 ▶ P16 (2.3) 19:22–25:09 提出了一个极其深刻的拓扑对称性拷问：并联的左右顺序、串联的上下顺序，可以随便调换吗？ 结论截然不同：① 并联支路左右完全对称（▶ P16 (2.3) 19:22）——无论是两个单管并联（$B \parallel C$）还是复杂支路并联，左支路与右支路的上方端点共接同一个节点、下方端点也共接同一个节点，左右对调后电路图的邻接关系丝毫未变（100% 同构），电气性能完全相同；② 串联支路上下拓扑非对称（▶ P16 (2.3) 20:42–25:09）——例如在 PDN 中，把单管 $A$ 放在上面（接输出 $F$）、并联块 $(B\parallel C)$ 放在下面（接 $\text{GND}$），中间节点连接了 $A, B, C$ 三个管子；如果把 $(B\parallel C)$ 换到上面接 $F$、把 $A$ 换到下面接 $\text{GND}$，虽然稳态布尔功能完全不变（因为布尔乘法满足交换律），但电路图的内部节点连接关系发生了实质改变！这不仅直接改变各节点的寄生电容与充放电延时（见第 5 讲 2.8 节内/外层输入排序），更决定了电路图能否用欧拉路径“一笔画”完成连续版图设计（见本讲 2.6 节）：

$$F = \overline{A \cdot (B + C) + D} \implies \begin{cases} \text{PDN (NMOS): } \bigl[A \text{ series } (B \parallel C)\bigr] \parallel D \\ \text{PUN (PMOS): } \bigl[A \parallel (B \text{ series } C)\bigr] \text{ series } D \end{cases}$$

【例题 4.5】（摩根律两级门最优综合实战，对应 ▶ P16 (2.3) 05:52–08:45） 要求使用静态互补 CMOS 实现四变量同相输出函数 $Y = \overline{A}\cdot B + \overline{C}\cdot\overline{D}$，且要求任意输入信号从端口到输出经历的 CMOS 门级数不超过 2 级。试写出两级门变形表达式，指明第 1 级反相器配置与第 2 级复合门中的晶体管总数。

【详解】 ① 分析输入极性：原式中 $A, C, D$ 为反向输入，到达同相输出 $Y$ 只需经历 1 次反相；唯有 $B$ 为同相输入，到达 $Y$ 需经历 2 次反相。② 摩根律变形：对原式做双重取反并用德·摩根定律化简最内层：

$$Y = \overline{\overline{\overline{A}\cdot B + \overline{C}\cdot\overline{D}}} = \overline{\overline{\overline{A}\cdot B} \cdot \overline{\overline{C}\cdot\overline{D}}} = \overline{\bigl(A + \overline{B}\bigr) \cdot (C + D)}$$

• ③ 电路结构与管数：第 1 级仅需 1 个反相器（2 个管子）将 $B$ 反相产生 $X = \overline{B}$；第 2 级将 $A, X, C, D$ 四个信号直接送入一个单级 OAI22 复合门 $\overline{(A+X)\cdot(C+D)}$（4P + 4N = 8 个管子）。
• 全电路仅消耗 $2 + 8 = 10$ 个晶体管，且 $A, C, D$ 仅过 1 级门、$B$ 仅过 2 级门，达到理论极限速度！

【例题 4.6】（单级复合门的串联上下互换同构性辨析，对应 ▶ P16 (2.3) 19:22–25:09） 在母题 $F = \overline{A\cdot(B+C)+D}$ 中，考虑下拉网络 PDN（含 $A$ 与 $B\parallel C$ 串联）和上拉网络 PUN（含 $D$ 与 $A\parallel(B\text{—}C)$ 串联）。若允许任意翻转串联支路的上下次序，该单级门共有多少种在拓扑邻接意义上不同的电路画法？

【详解】 ① 并联左右交换不产生新拓扑：PDN 中 $B\parallel C$ 左右互换、或 $D$ 与左支路左右互换，以及 PUN 中 $A$ 与 $(B\text{—}C)$ 左右互换，均不改变任何节点的连接度与邻接表。② 串联上下交换改变拓扑：在 PDN 中，$A$ 在上 / $(B\parallel C)$ 在下，与 $(B\parallel C)$ 在上 / $A$ 在下，是 2 种不同的拓扑（前者中间节点度数为 3、输出节点度数为 3；后者中间节点度数为 2、输出节点度数为 4）。同理，在 PUN 中，$D$ 在上（接 $V_{DD}$）或 $D$ 在下（接 $F$） gives 2 种位置，且内部串联支路 $B$ 在上或 $C$ 在上（相对于非对称上下端）gives 2 种次序，故 PUN 有 $2\times 2 = 4$ 种串联上下排列。组合起来共有 $2 \times 4 = 8$ 种串联上下组合，这一自由度正是后续 2.6 节欧拉路径版图优化与 2.8 节关键路径延时排序的核心武器。

为什么在 2.3 节末尾，我们发现串联支路上下对调会产生多种不同画法，而且遇到非串并联的桥式电路时代数口诀会突然失灵？叶凡老师在 ▶ P17 (2.4) 00:00–06:11 引入了平面无向图对偶理论（Planar Graph Duality），给出了统摄一切静态互补开关网络的几何构造法。以我们熟悉的四输入母题 $F = \overline{A\cdot(B+C)+D}$ 的下拉网络 PDN 为例，平面对偶图四步构造法如下：

1. 第一步：原图抽象（▶ P17 (2.4) 01:35–02:42）。将 PDN 中的每一个 NMOS 晶体管抽象为一条无向边（Edge），标注对应的控制变量 $A, B, C, D$；将晶体管之间的连接点抽象为图的顶点（Vertex）。特别地，将上方的输出端 $F$ 视为向正上方无穷远处延伸的上极点，将下方的地轨 $\text{GND}$ 视为向正下方无穷远处延伸的下极点。这两条无穷延伸的极线与原图一起，将整个二维平面分割为若干个内部闭合网孔（Closed Meshes）以及左、右两个半无穷开放区域（Open Half-Planes）。

2. 第二步：放置对偶顶点（▶ P17 (2.4) 02:42–03:35）。在原图 $G_N$ 的每一个内部闭合网孔中央各放置一个红色顶点（本例中 $B\parallel C$ 形成 1 个小网孔，$D$ 与左支路形成 1 个大网孔，共 2 个内部红点），并在左侧半无穷区域和右侧半无穷区域各放置一个红色外极点（分别代表左无穷远和右无穷远，共 4 个红色顶点）。

3. 第三步：正交跨边连线（▶ P17 (2.4) 03:35–04:38）。原图中有几条黑色边（NMOS），对偶图中就必须有几条红色边（PMOS），且二者一一正交对应：每当两个相邻区域被原图的一条黑边 $X \in \{A,B,C,D\}$ 分隔开时，就用一条红边 $X'$ 穿过该黑边 $X$，将这两个区域内的红色顶点连接起来！左、右两个半无穷区域的红顶点则分别向左侧无穷远和右侧无穷远引出端口。

4. 第四步：旋转 $90^\circ$ 直立复位（▶ P17 (2.4) 04:38–06:11）。由于原图 $G_N$ 是“上下走向”（连通上极点 $F$ 与下极点 $\text{GND}$），而直接画出的红色对偶图 $G_P$ 是“左右走向”（连通左无穷远与右无穷远），为了符合电路图上拉网络在上方、上下走线的习惯，我们将红色对偶图 $G_P$ 整体逆时针旋转 $90^\circ$（使原本的左无穷远转到正上方接电源 $V_{DD}$，原本的右无穷远转到正下方接输出 $F$），再把每条红边替换为栅极带圈的 PMOS 管，便得到了 100% 正确的互补上拉网络 PUN！叶凡老师特别指出（▶ P17 (2.4) 05:45）：如果你选择顺时针旋转 $90^\circ$（让右无穷远朝上接 $V_{DD}$、左无穷远朝下接 $F$），得到的同样是完全合法的互补 PUN，它与逆时针旋转的区别仅仅是将串联支路的上下次序颠倒了过来——这从几何上完美解释了 2.3 节串联上下非对称的来源！

图论/物理概念	原图 $G_N$（NMOS 下拉网络 PDN）	对偶补图 $G_P$（PMOS 上拉网络 PUN，未旋转前）	河道水流 vs 水闸高墙物理比喻（▶ P17 (2.4) 06:44–13:44）
全局连通方向	纵向连通（上极点 $F \longleftrightarrow$ 下极点 $\text{GND}$）	横向连通（左无穷远 $V_{DD} \longleftrightarrow$ 右无穷远 $F$）	河水自北向南流淌 $\longleftrightarrow$ 行人沿水闸高墙自西向东跨越
单条边（第 $k$ 个开关）	黑色边 $e_k$（NMOS 管，输入 $X_k=1$ 导通）	正交跨过 $e_k$ 的红色边 $e_k'$（PMOS 管，$X_k=0$ 导通）	十字路口：河道通水（$e_k=1$）$\iff$ 水闸提起断开（$e_k'=0$）
内部闭合网孔（Mesh）	由并联支路围成的闭合环路（Face $f_i$）	落在该网孔内部的单个对偶顶点 $v_i'$	被河道支流合围的湖心岛（水闸桥墩枢纽）
情形 A：原图导通（$G_N=1$）	存在一条从上到下连续导通的黑色路径	所有穿过该路径的红边全断，$G_P$ 被切为左右两半（$G_P=0$）	河道贯通：滔滔江水将陆地彻底切为东西两岸，行人绝无法过河！
情形 B：原图断开（$G_N=0$）	所有从上到下的路径均被至少一条断开边阻断	阻断边对应的红边首尾相连，形成自左向右通路（$G_P=1$）	水闸合围：湿区与干区的分界线上水闸全部落下，连成贯通东西的连续高墙！

• 为什么按平面图对偶法则画出的红图 $G_P$，在数学上一定与黑图 $G_N$ 严格互补（一通一断）？如果用纯图论割集与生成树定理证明会非常枯燥，叶凡老师在 ▶ P17 (2.4) 06:44–13:44 给出了一个令历届复旦学子拍案叫绝的“河道水流 vs 水闸高墙”直观证明： 把纵向的原图黑边 $G_N$ 想象成一条条南北走向的河道，把与之十字正交的对偶红边 $G_P$ 想象成架设在每段河道上的东西走向水闸（闸门顶上可以走人）。

• 因为同一个输入信号 $X_k$ 同时控制一对正交的 NMOS 和 PMOS，所以在每一个十字路口都严格遵循“河通则闸断，河断则闸通”（▶ P17 (2.4) 07:32–08:58）：当河道导通流水时，水闸必须提起，行人无法从闸顶走过；当水闸落下拦截河水时，河道断流，但行人可以踏着水闸顶面走过去！

• 现在证明全局互补性只需两步：① 若原图 $G_N$ 导通（河水从北极流到南极， ▶ P17 (2.4) 08:58–10:25 ）：说明必然存在一条从最上方直通最下方的连续水道；凡是这条水道流经的十字路口，上面的水闸全部被提起断开。

• 这条连续的南北大河就像楚河汉界一样，把整个平面陆地完整地切割成左岸（西岸）和右岸（东岸）两个互不相连的孤岛——任何行人想要不湿鞋地从最左边沿水闸走到最右边，都必然被这条大河拦腰截断！故原图导通必推出补图断开（$G_N=1 \implies G_P=0$）。

• ② 若原图 $G_N$ 断开（河水无法流到南极， ▶ P17 (2.4) 10:48–13:16 ）：假设我们从最北端往河道里灌水，既然水流不到最南端，水流最终一定停留在某条“北方有水湿区”与“南方无水干区”的分界线上。

• 为什么水无法越过这条分界线？因为所有跨越这条分界线的河道，其十字路口的水闸一定全部落下了！而这条湿区与干区的分界线必然是从最左端一直连续延伸到最右端的闭合边界，这意味着分界线上所有落下的水闸首尾相接，恰好拼成了一堵从西岸直通东岸的连续水闸高墙！行人踩着这堵连续的水闸墙就能畅通无阻地从最左端走到最右端，故原图断开必推出补图导通（$G_N=0 \implies G_P=1$）！

$$\forall (A,B,C,\dots) \in \{0,1\}^n:\quad e_k \perp e_k',\; S(e_k) = \overline{S(e_k')} \quad \Longrightarrow \quad G_N(\text{Top}\leftrightarrow\text{Bot}) \;\oplus\; G_P(\text{Left}\leftrightarrow\text{Right}) = 1$$

• 在 ▶ P17 (2.4) 13:44–15:59 的进阶视野中，图论对偶法展示了两大惊人威力：第一是直接求解非串并联桥式网络（Bridge Network， ▶ P17 (2.4) 14:09–15:11 ）——如包含 5 个开关 $A,B,C,D,E$ 的惠斯通电桥，桥臂 $E$ 跨接在左右两臂中间，无法用串并联公式拆解；但用平面图四步法，上下两个三角形网孔各放一个红点、左右半平面各放一个红点，跨过 5 条黑边连出 5 条红边再逆时针旋转 $90^\circ$，立刻得到同样由 5 个 PMOS 组成的桥式上拉网！第二是揭示自互补函数（Self-Dual Logic， ▶ P17 (2.4) 15:11–15:59 ）：即上拉网络 $G_P$ 与下拉网络 $G_N$ 拓扑结构完全同构的特殊逻辑。
• 叶凡老师指出：1 输入自互补门就是反相器（平凡）；2 输入门只有与非和或非，绝不存在自互补门；而 3 输入及以上的自互补函数广泛存在（最经典的就是三输入多数表决器 / 全加器进位逻辑 $F = \overline{A\cdot B + B\cdot C + C\cdot A}$）：

$$G_{\text{bridge}}(A,B,C,D,E) = A\cdot C + B\cdot D + A\cdot E\cdot D + B\cdot E\cdot C \;\xrightarrow{\text{Planar Dual}}\; 5\text{ PMOS Bridge (vs. }8\text{ PMOS in SOP)}$$

【例题 4.7】（非串并联 5 管桥式网络的平面图对偶求解，对应 ▶ P17 (2.4) 14:09–15:11） 某下拉网络 PDN 采用惠斯通电桥拓扑：上端节点为输出 $F$，下端节点为 $\text{GND}$；左上臂为 NMOS $A$（连 $F$ 与节点 $N_1$），右上臂为 NMOS $B$（连 $F$ 与节点 $N_2$），左下臂为 NMOS $C$（连 $N_1$ 与 $\text{GND}$），右下臂为 NMOS $D$（连 $N_2$ 与 $\text{GND}$），中间水平桥臂为 NMOS $E$（连 $N_1$ 与 $N_2$）。试写出该门的布尔表达式，并用图论四步法构造其 5 管 PMOS 上拉网络 PUN 的节点连接关系。

【详解】 ① 布尔表达式：从 $F$ 到 $\text{GND}$ 共有 4 条不自交导通路径：左直通路径 $A\cdot C$、右直通路径 $B\cdot D$、左上经桥到右下 $A\cdot E\cdot D$、右上经桥到左下 $B\cdot E\cdot C$，故输出为 $F = \overline{A\cdot C + B\cdot D + A\cdot E\cdot D + B\cdot E\cdot C}$（若按此展开式硬搭需 10 个 PMOS，提取公因式 $A(C+ED)+B(D+EC)$ 仍需 7～8 个 PMOS）。② 平面图对偶四步法：原图被桥臂 $E$ 分为上三角形网孔（由 $A, B, E$ 围成，内部置红点 $M_1$）和下三角形网孔（由 $C, D, E$ 围成，内部置红点 $M_2$），左半无穷置红点 $L$，右半无穷置红点 $R$。跨边连线：$A'$ 连 $(L, M_1)$，$C'$ 连 $(L, M_2)$，$B'$ 连 $(M_1, R)$，$D'$ 连 $(M_2, R)$，桥边 $E'$ 垂直跨过 $E$ 连 $(M_1, M_2)$。③ 逆时针旋转 $90^\circ$：左极点 $L$ 转到正上方成为 $V_{DD}$，右极点 $R$ 转到正下方成为输出 $F$！于是 PUN 的连接关系为：左上臂 PMOS $A$（连 $V_{DD}$ 与 $M_1$）、右上臂 PMOS $C$（连 $V_{DD}$ 与 $M_2$）、左下臂 PMOS $B$（连 $M_1$ 与 $F$）、右下臂 PMOS $D$（连 $M_2$ 与 $F$）、中间桥臂 PMOS $E$（连 $M_1$ 与 $M_2$）——仅用 5 个 PMOS 即实现严格互补！

【例题 4.8】（三输入自互补函数证明与拓扑验证，对应 ▶ P17 (2.4) 15:11–15:59） 证明三输入多数表决反相器（即全加器进位反相输出）$F(A,B,C) = \overline{A\cdot B + B\cdot C + C\cdot A}$ 是自互补函数，并说明其 PUN 与 PDN 的晶体管拓扑为何完全同构。

【详解】 ① 代数证明：先将 PDN 函数提取公因式化为 4 管结构：$G(A,B,C) = A\cdot(B+C) + B\cdot C$。利用德·摩根定律求 PUN 导通函数 $H(\overline{A},\overline{B},\overline{C})$：

$$H(\overline{A},\overline{B},\overline{C}) = \overline{A\cdot B + B\cdot C + C\cdot A} = (\overline{A}+\overline{B})\cdot(\overline{B}+\overline{C})\cdot(\overline{C}+\overline{A}) = \overline{A}\cdot\overline{B} + \overline{B}\cdot\overline{C} + \overline{C}\cdot\overline{A} = \overline{A}\cdot(\overline{B}+\overline{C}) + \overline{B}\cdot\overline{C}$$

② 同构结论：对比 $G(A,B,C) = A(B+C)+BC$ 与 $H(\overline{A},\overline{B},\overline{C}) = \overline{A}(\overline{B}+\overline{C})+\overline{B}\overline{C}$，两个函数的代数结构 100% 完全相同！因此，PUN 与 PDN 具有完全一模一样的串并联拓扑（均为 $B,C$ 并联后与 $A$ 串联，再与 $B,C$ 串联支路并联），是极其优美的三输入自互补电路。