第 7 讲 · 有比逻辑（伪 NMOS/DCVSL）、动态预充-求值逻辑与多米诺（Domino）级联

① 为什么需要有比逻辑？从电阻负载、耗尽型 NMOS 到伪 NMOS（Pseudo-NMOS）

在 ▶ P25 (2.12) 00:00–02:43 中，叶凡老师指出：静态互补 CMOS 每实现一个 $N$ 输入逻辑门需要 $2N$ 个晶体管，且由于空穴迁移率仅约为电子的 $1/3\sim 1/2$，为平衡上升/下降延时，PMOS 宽长比通常需取 NMOS 的 $2\sim 3$ 倍——这意味着庞大的 PMOS 上拉网络（PUN）占据了整个逻辑门版图面积与输入栅电容的 $2/3$ 以上！然而从布尔代数角度看，下拉网络（PDN）与上拉网络（PUN）包含的逻辑信息完全冗余（互为对偶）。

核心动机（▶ P25 (2.12) 00:46–02:43）：能否彻底砍掉由输入信号控制的复杂 PUN，仅保留底部的 NMOS 下拉网络（PDN）来实现逻辑功能，而顶部仅用一个与输入无关、始终导通的无源或有源上拉负载（Pull-Up Load）来提供高电平？这就诞生了有比逻辑（Ratioed Logic），其上拉负载历经三代演进：

1. 无源电阻负载（Resistive Load，▶ P25 (2.12) 01:55）：顶部接一个大电阻 $R_U$。但集成电路工艺中制造几十 $\text{k}\Omega$ 的高阻多晶硅电阻极其耗费晶圆面积，早已被淘汰。
2. 耗尽型 NMOS 负载（Depletion-Mode NMOS Load，▶ P25 (2.12) 02:15）：用阈值电压 $V_{Tn} < 0$、栅极与源极短接的耗尽型 NMOS 充当恒流源负载（早期纯 NMOS 工艺主流，无体效应阈值损失，但需额外离子注入掩模）。
3. 伪 NMOS 逻辑（Pseudo-NMOS，▶ P25 (2.12) 02:28）：在现代标准 CMOS 工艺中，直接用一个栅极永久接地（$V_{Gp} = 0\,\text{V}$）的常规增强型 PMOS 管 $M_p$ 作为常通上拉负载！一个 $N$ 输入伪 NMOS 门仅需 $N+1$ 个晶体管，版图极其紧凑，且每个输入端仅驱动 1 个小尺寸 NMOS 栅极，输入电容比静态 CMOS 锐减 $60\%$ 以上！

② 大信号负载线交点法与伪 NMOS 输出低电平 $V_{OL}$ 的定量推导

为什么这类电路被称为“有比逻辑（Ratioed Logic）”？在 ▶ P25 (2.12) 02:43–15:31 中，老师通过大信号负载线交点法（Load-Line Analysis）与工作区方程，给出了决定电路成败的定量推导：

1. 电阻负载反相器直观物理图景（▶ P25 (2.12) 02:43–09:15）：

• 当输入为低电平 $V_{in} = 0\,\text{V} < V_{Tn}$ 时（▶ P25 (2.12) 03:39）：底部下拉 NMOS 完全截止（$I_D = 0$），上拉电阻 $R_U$ 上无压降，输出被毫无损失地拉至轨到轨高电平： $$V_{OH} = V_{DD}$$
• 当输入为高电平 $V_{in} = V_{DD}$ 时（▶ P25 (2.12) 04:31–08:15）：底部下拉 NMOS 强导通（等效导通电阻为 $R_D$），顶部上拉负载 $R_U$ 也始终导通！两者在 $V_{DD}$ 与 $\text{GND}$ 之间形成直流电阻分压器，输出低电平 $V_{OL}$ 不再等于 $0\,\text{V}$： $$V_{OL} = V_{DD}\frac{R_D}{R_D + R_U} = \frac{V_{DD}}{1 + R_U/R_D} > 0$$ 要使输出低电平 $V_{OL}$ 足够低（从而保证低电平噪声容限 $NM_L = V_{IL} - V_{OL} > 0$，且不至于让后级门误导通），必须令上拉电阻远大于下拉电阻（课堂 ▶ P25 (2.12) 08:15 给出 $2.5\,\text{V}$ 工艺典型工程值：$R_U / R_D \approx 5$ 时可兼顾较小面积与可靠低电平）。因为逻辑低电平 $V_{OL}$ 乃至整个逻辑功能存亡直接取决于上下管导通电阻（即宽长比）的比值，故得名有比逻辑（Ratioed Logic）（▶ P25 (2.12) 05:58）！

2. 伪 NMOS（栅极接地 PMOS 负载）的严格解析方程（▶ P25 (2.12) 09:15–13:08）：

• 当输入 $V_{in} = V_{DD}$ 使输出处于低电平 $V_{\text{out}} = V_{OL}$（很小，约 $0.1\sim 0.3\,\text{V}$）时，我们来判定上下两管的工作区（▶ P25 (2.12) 10:15）：
  • 下拉 NMOS 管 $M_n$：栅源电压 $V_{GSn} = V_{DD}$，漏源电压 $V_{DSn} = V_{OL} \ll V_{DD} - V_{Tn}$，故 $M_n$ 必工作在深线性区（Linear / Ohmic Region）！
  • 上拉 PMOS 管 $M_p$：栅极接地，故 $\lvert V_{GSp}\rvert = V_{DD}$；漏源电压 $\lvert V_{DSp}\rvert = V_{DD} - V_{OL}$ 很大，故短沟道 $M_p$ 工作在速度饱和区（Velocity Saturation）（长沟道则为饱和区）。
• 令稳态时两管直通电流相等 $I_{Dn,\text{linear}} = \lvert I_{Dp,\text{sat}}\rvert$（▶ P25 (2.12) 11:02–12:45）： $$k_n\left[(V_{DD} - V_{Tn})V_{OL} - \frac{1}{2}V_{OL}^2\right] = \lvert k_p V_{DSATp}\rvert\left(V_{DD} - \lvert V_{Tp}\rvert - \frac{1}{2}\lvert V_{DSATp}\rvert\right)$$ 由于合格设计的 $V_{OL}$ 远小于 $V_{DD} - V_{Tn}$，略去左侧二阶小量 $\frac{1}{2}V_{OL}^2$，直接解出伪 NMOS 输出低电平核心公式（若上拉 PMOS 用长沟道饱和模型，则将分子替换为 $\frac{1}{2}\lvert k_p\rvert(V_{DD}-\lvert V_{Tp}\rvert)^2$）： $$V_{OL} \approx \frac{\lvert k_p V_{DSATp}\rvert\left(V_{DD} - \lvert V_{Tp}\rvert - \frac{1}{2}\lvert V_{DSATp}\rvert\right)}{k_n(V_{DD} - V_{Tn})} = \frac{\mu_p \lvert V_{DSATp}\rvert\left(V_{DD} - \lvert V_{Tp}\rvert - \frac{1}{2}\lvert V_{DSATp}\rvert\right)}{\mu_n(V_{DD} - V_{Tn})} \cdot \frac{(W/L)_p}{(W/L)_n}$$ 物理结论：$V_{OL}$ 与上下管宽长比之比 $(W/L)_p / (W/L)_n$ 成正比！为压低 $V_{OL}$，PMOS 负载管宽长比 $(W/L)_p$ 必须设计得远小于下拉 NMOS 管 $(W/L)_n$（通常取 $W_p \approx \frac{1}{4}\sim \frac{1}{3} W_n$）。

③ 核心工程权衡：静态特性（$V_{OL}, P_{\text{static}}$）与动态上拉延时（$t_{pLH}$）的尖锐冲突，以及“或非优于与非”铁律

在 ▶ P25 (2.12) 13:08–19:15 中，老师深入剖析了伪 NMOS 无法在现代超大规模集成电路中全面替代静态 CMOS 的两大死穴，以及其门电路选型的反直觉规律：

1. 静态低电平/功耗 vs 动态充电速度的“跷跷板死局”（▶ P25 (2.12) 13:08–15:31）：
   • 当输出为低电平（$V_{\text{out}} = V_{OL}$）时，$M_p$ 与 $M_n$ 之间存在一条持续导通的直流路径，产生恒定的静态直流功耗： $$P_{\text{static}}(F=0) = V_{DD} \cdot \lvert I_{Dp,\text{sat}}\rvert \propto V_{DD} \cdot (W/L)_p$$ 在一颗包含上千万个逻辑门的芯片中，任意时刻约有 $50\%$ 的门处于输出 $0$ 态（▶ P25 (2.12) 18:10），叠加起来的静态直流功耗将高达数瓦乃至数十瓦，完全不可接受！
   • 若为了压低 $V_{OL}$（扩大低电平噪声容限 $NM_L$）并降低静态功耗 $P_{\text{static}}$，把 PMOS 管做得极其细长（$(W/L)_p$ 极小，即等效上拉电阻 $R_U$ 极大），则会触发另一场灾难：当输出需要从 $0$ 翻转回 $1$（PDN 关断，靠单管 $M_p$ 对负载电容 $C_L$ 充电）时，从低到高的传播延时 $t_{pLH} = 0.69\,R_U C_L \propto \frac{C_L}{(W/L)_p}$ 将急剧恶化（▶ P25 (2.12) 14:30）！这导致伪 NMOS 具有极度不对称的动态响应：下拉放电极快（$t_{pHL}$ 小），但上拉充电极慢（$t_{pLH}$ 极大）。
2. 【复旦 881 必考反直觉结论】为什么静态 CMOS 偏爱与非门（NAND），而伪 NMOS（及动态逻辑）却绝对偏爱或非门（NOR）？（▶ P25 (2.12) 15:31–17:19）
   • 在静态互补 CMOS 中，空穴迁移率低（$\mu_p < \mu_n$），应尽量避免把慢速的 PMOS 串联；因此静态 CMOS 优先采用与非门（NAND：NMOS 串联、PMOS 并联）。
   • 但在伪 NMOS（以及后续的动态逻辑）中，顶部只有一个固定的 PMOS 管，逻辑完全由底部 NMOS 下拉网络（PDN）实现！
     • 若设计 $N$ 输入伪 NMOS 与非门（NAND）：底部需将 $N$ 个 NMOS 串联，总下拉电阻叠加为 $R_{D,\text{NAND}} = N R_n$。为了维持相同的低电平 $V_{OL}$（保持 $R_U / R_{D,\text{NAND}}$ 不变），要么必须把每个串联 NMOS 的宽度加宽 $N$ 倍（导致输入电容与面积暴增 $N$ 倍），要么只能容忍 $V_{OL}$ 恶化 $N$ 倍！
     • 若设计 $N$ 输入伪 NMOS 或非门（NOR）：底部 $N$ 个 NMOS 采用并联结构！哪怕仅有 1 个输入为高电平，下拉电阻也仅为单管 $R_n$；若有多个输入同时为高电平，多管并联会使总下拉电阻更小（$R_{D,\text{NOR}} \le R_n$），输出低电平 $V_{OL}$ 反而更低、更安全！因此有比逻辑（如伪 NMOS ROM 译码器、PLA 阵列）天然首选并联的或非门（NOR）！

④ 从空间维度根除静态功耗：差分级联电压开关逻辑（DCVSL）

既然伪 NMOS 的静态功耗源于“下拉网络导通时，顶部 PMOS 负载不知道自己该关断”（▶ P25 (2.12) 19:15），那么如何在不把 PMOS 栅极接回全部输入信号的前提下，让下拉导通时顺带把本侧的上拉 PMOS 关断？在 ▶ P25 (2.12) 19:38–30:55 中，老师展示了从空间双轨互补入手的经典拓扑——差分级联电压开关逻辑（Differential Cascode Voltage Switch Logic, DCVSL）：

对比维度	静态互补 CMOS	伪 NMOS（Pseudo-NMOS）	差分级联电压开关逻辑（DCVSL，▶ P25 (2.12) 22:16）
网络拓扑与管数（$X$ 输入）	对偶 PUN $+$ PDN（$2X$ 管）	栅接地单 PMOS $+$ PDN（$X+1$ 管）	顶部交叉耦合双 PMOS $+$ 底部互补双轨 $\text{PDN}/\overline{\text{PDN}}$（$2X+2$ 管）
输入栅电容负载	同时驱动 NMOS $+$ 大尺寸 PMOS（重）	仅驱动单轨 NMOS（极轻）	仅驱动互补 NMOS 网络（无 PMOS 栅电容，较轻）
稳态输出摆幅	轨到轨满幅 $(0, V_{DD})$	非满幅 $(V_{OL} > 0, V_{DD})$	轨到轨满幅 $(0, V_{DD})$，且同时提供正反双轨输出 $(Out, \overline{Out})$
稳态静态直流功耗	$0$（仅亚阈值漏电）	大（输出 $0$ 时存在持续直通电流）	$0$（稳态下两侧均有一管彻底关断，根除直通电流）
是否属于有比设计（Ratioed）	否（尺寸无关 Ratio-less）	是（稳态 $V_{OL}$ 取决于尺寸比）	翻转瞬间仍属有比设计！（PDN 须战胜原导通 PMOS 才能触发正反馈翻转，▶ P25 (2.12) 29:26）

DCVSL 正反馈翻转机制（▶ P25 (2.12) 22:16–25:19）：

• 底部并列放置两个逻辑上严格互斥的纯 NMOS 下拉网络：左支路 $\text{PDN}$ 与右支路 $\overline{\text{PDN}}$（任意输入组合下必有一通一断）；顶部放置两个栅漏交叉耦合的 PMOS 上拉管 $M_{p1}, M_{p2}$（左输出 $\overline{Out}$ 控制右管 $M_{p2}$ 栅极，右输出 $Out$ 控制左管 $M_{p1}$ 栅极）。
• 当输入变化使左支路 $\text{PDN}$ 导通、右支路 $\overline{\text{PDN}}$ 关断时：左支路 $\text{PDN}$ 将左节点 $\overline{Out}$ 拉低 $\implies$ 这一低电平立即开启右上拉管 $M_{p2}$ $\implies$ $M_{p2}$ 将右节点 $Out$ 充电拉高至 $V_{DD}$ $\implies$ 高电平 $Out = V_{DD}$ 反馈回来将左上拉管 $M_{p1}$ 彻底关断！最终稳态下：左支路 $M_{p1}$ 断、$\text{PDN}$ 通（$\overline{Out} = 0\,\text{V}$）；右支路 $M_{p2}$ 通、$\overline{\text{PDN}}$ 断（$Out = V_{DD}$），彻底消除了直流静态功耗，并恢复了轨到轨满摆幅！
• 课堂压轴思考题（▶ P25 (2.12) 29:26–30:55）：DCVSL 既然稳态下没有分压，它还是“有比逻辑”吗？答案是：在翻转瞬间它仍然存在有比竞争约束！因为在翻转刚开始的瞬间，导通侧的 $\text{PDN}$ 面对的是一个原先正处于强导通状态的交叉耦合 PMOS 管！$\text{PDN}$ 的下拉能力必须强于 PMOS 的上拉能力，把节点电压拉低到足以开启对侧 PMOS 的阈值以下，正反馈才能启动（与第 6 讲弱 PMOS 电平恢复管的写 $0$ 竞争完全同构）！

① 从“空间双轨”转向“时间分相”：动态逻辑的预充电（Precharge）与求值（Evaluate）

在 ▶ P26 (2.13) 00:00–08:55 中，叶凡老师提出了极具洞察力的设计演进视角：上一节的 DCVSL 是从“空间维度”（增加互补双轨下拉网络与交叉耦合 PMOS）来消除有比逻辑的静态功耗；那么，能否不增加双轨空间开销，而是从“时间维度（分时复用）”来彻底避开上拉与下拉的同时导通？（▶ P26 (2.13) 00:56）

动态逻辑门（Dynamic Logic Gate）的标准拓扑（▶ P26 (2.13) 01:57–03:27）： 保留 $X$ 输入的纯 NMOS 下拉网络（PDN），在顶部增加 1 个受时钟信号 $\text{CLK}$ 控制的预充 PMOS 管 $M_p$，并在底部串联 1 个受同一时钟 $\text{CLK}$ 控制的求值 NMOS 尾管 $M_e$（Footed Switch，俗称“脚管”），整个 $X$ 输入动态门仅需 $X+2$ 个晶体管！它将每个时钟周期严格切分为两个互斥的工作相位：

1. 预充电相（Precharge Phase，$\text{CLK} = 0$，▶ P26 (2.13) 03:27–05:06）：
   • 顶部预充 PMOS 管 $M_p$ 强导通，直接将输出端负载电容 $C_L$ 充电至满幅高电平 $V_{\text{out}} = V_{DD}$（在电容 $C_L$ 上预先存储初始电荷 $Q_0 = C_L V_{DD}$）。
   • 与此同时，底部求值尾管 $M_e$ 因 $\text{CLK} = 0$ 彻底关断！这意味着在预充电期间，无论输入信号处于何种状态（哪怕中间的 PDN 已经全部导通），从 $V_{DD}$ 到 $\text{GND}$ 的直流路径都被尾管 $M_e$ 强行切断，绝无任何静态直流功耗（▶ P26 (2.13) 04:32）！
2. 求值相（Evaluation Phase，$\text{CLK} = 1$，▶ P26 (2.13) 05:06–08:55）：
   • 时钟上升沿到来，$\text{CLK} = 1$ 使顶部预充管 $M_p$ 彻底关断（切断上拉电源），同时底部求值尾管 $M_e$ 强导通，正式开始根据输入信号计算逻辑输出：
   • 若输入组合使 PDN 导通（逻辑成立）：输出电容 $C_L$ 经由导通的 PDN 与尾管 $M_e$ 构成的低阻通路迅速放电至 $V_{\text{out}} = 0\,\text{V}$（满幅低电平，且因 $M_p$ 已关断，同样无直流静态功耗！）。
   • 若输入组合使 PDN 不通（逻辑不成立，▶ P26 (2.13) 06:14–08:26）：此时顶部 $M_p$ 已关断，底部 PDN 也关断，输出节点与 $V_{DD}$ 和 $\text{GND}$ 均无直流通路，处于高阻悬空态（High-Impedance / Floating State）！它之所以能代表高电平 $1$，100% 依赖输出电容 $C_L$ 上的电荷守恒（$V_{\text{out}} = Q_0 / C_L = V_{DD}$）来动态维持——这正是“动态逻辑（Dynamic Logic）”名称的物理本源！

② 动态逻辑的性能极值：零上升延时（$t_{pLH}=0$）、超轻输入电容与时钟负载代价

在 ▶ P26 (2.13) 08:55–12:54 中，老师全面盘点了动态逻辑相比静态互补 CMOS 与伪 NMOS 的性能突破与代价：

• 惊人的速度优势（▶ P26 (2.13) 09:15–11:24）：
  1. 求值期上升延时恒为零（$t_{pLH} = 0$）：由于高电平 $V_{DD}$ 已经在预充电阶段（$\text{CLK}=0$）提前准备完毕，以求值时钟 $\text{CLK}$ 上升沿为参考基准，输出高电平是瞬间就绪的，$t_{pLH} = 0$！
  2. 下拉求值延时 $t_{pHL}$ 显著快于静态 CMOS：虽然底部多串联了 1 个求值尾管 $M_e$，但动态门的输入端只需驱动 NMOS 栅极（彻底砍掉了庞大的 PMOS 上拉网络栅电容与漏电容），總负载电容 $C_L$ 大幅减轻，且求值放电时没有任何上拉 PMOS 的对抗电流，因此动态逻辑曾是高性能微处理器（如早期 Alpha、Pentium 4 核心运算单元）追求极致主频的王牌武器！
• 动态功耗与时钟负载代价（▶ P26 (2.13) 11:24–12:54）：
  • 虽然消除了静态直流功耗，但每个时钟周期 $M_p$ 与 $M_e$ 的栅极都要随 $\text{CLK}$ 翻转，给时钟树带来了沉重的时钟电容负载；此外，只要当拍求值为 $0$，下一拍预充就必须重新充放一次 $C_L$，故动态逻辑的开关活动因子 $\alpha$（及动态功耗）往往高于静态 CMOS。

③ 高阻态 $V_{DD}$ 的头号杀手：电荷分享（Charge Sharing）双区间严格推导（复旦 881 核心必考）

动态门最脆弱的软肋在于：求值期（$\text{CLK}=1$）当输出应当保持高电平 $V_{DD}$ 时，输出节点处于没有任何电源锚定的高阻悬空态（High-Z）（▶ P26 (2.13) 12:54）！一旦电容 $C_L$ 上的电荷因漏电或耦合流失，由于顶部预充管 $M_p$ 在整个求值期处于关断态，丢失的电荷在当前周期内绝对无法得到补充！

在 ▶ P26 (2.13) 13:53–21:35 中，老师详细剖析了威胁高阻态 $V_{DD}$ 的三大物理机制（亚阈值/结漏电迫使最低时钟频率不能低于数 $\text{kHz}$、电荷分享、电容耦合与时钟馈通），其中电荷分享（Charge Sharing / Charge Redistribution，▶ P26 (2.13) 16:16–20:31）是复旦 881 历年大题定量计算的核心焦点：

物理场景建模（以 2 输入串联 PDN 动态与非门为例，▶ P26 (2.13) 16:40）：

• 设串联下拉支路顶层管为 $M_a$（靠近输出端 $V_{\text{out}}$，栅接输入 $A$），底层管为 $M_b$（栅接输入 $B$），两管之间的内部中间节点为 $a$，该节点的寄生电容为 $C_a$，输出节点总负载电容为 $C_L$。
• 预充末态（$\text{CLK}=0$ 结束瞬间）：设预充期 $A=0, B=0$，$M_a$ 关断，输出电容被预充至 $V_{\text{out}}(0) = V_{DD}$（存储初始总电荷 $Q_{\text{total}} = C_L V_{DD}$），而内部节点电容 $C_a$ 前态电荷已放空，初始电压为 $V_a(0) = 0\,\text{V}$。
• 求值最坏情况（$\text{CLK}=1$）：输入 $B = 0$ 保持低电平（底层管 $M_b$ 关断，故整个下拉支路不通，理想情况下输出 $V_{\text{out}}$ 应当保持 $V_{DD}$ 不变）；但此时顶层输入 $A$ 从 $0$ 跳变为高电平 $V_{DD}$（$M_a$ 栅极电压 $V_{Ga} = V_{DD}$）！
• 电荷重分配过程：顶层 NMOS 管 $M_a$ 瞬间导通，输出电容 $C_L$（初态 $V_{DD}$）上的电荷立即流向内部节点电容 $C_a$（初态 $0\,\text{V}$），导致 $V_{\text{out}}$ 下跌、$V_a$ 上升！最终能流过去多少电荷，严格取决于电容比 $C_a / C_L$ 是否足以让 $M_a$ 发生阈值损失夹断截止（▶ P26 (2.13) 17:45–20:31）：

1. 区间一：小电容比情形（输出跌落幅值较小，$\lvert \Delta V_{\text{out}}\rvert < V_{Tn}$，即 $M_a$ 发生夹断截止，▶ P26 (2.13) 18:10）：

   • 当内部电容 $C_a$ 远小于负载电容 $C_L$ 时，$V_{\text{out}}$ 仅轻微下跌（始终高于 $V_{DD} - V_{Tn}$），而内部节点电位 $V_a$（作为传输管 $M_a$ 的源极）迅速上升。
   • 根据第 6 讲传输管阈值损失定律，当内部节点电位 $V_a$ 上升到 $V_{a,\text{final}} = V_{DD} - V_{Tn}(V_a)$ 时，$M_a$ 的栅源电压 $V_{GSa} = V_{DD} - V_a = V_{Tn}(V_a)$，顶层管 $M_a$ 立即夹断截止，电荷流动提前终止！
   • 由电荷守恒定律 $C_L V_{DD} = C_L V_{\text{out,final}} + C_a \bigl(V_{DD} - V_{Tn}(V_a)\bigr)$，解得小电容比下的输出电压跌落公式： $$\Delta V_{\text{out}} = V_{\text{out,final}} - V_{DD} = -\frac{C_a}{C_L}\bigl(V_{DD} - V_{Tn}(V_a)\bigr)$$
   • 区间一成立的临界判据：要求终态输出电压仍高于夹断点 $V_{\text{out,final}} > V_{DD} - V_{Tn}$，即 $\lvert \Delta V_{\text{out}}\rvert < V_{Tn}$，代入上式得： $$\frac{C_a}{C_L} < \frac{V_{Tn}}{V_{DD} - V_{Tn}}$$

2. 区间二：大电容比情形（输出跌落幅值较大，$\lvert \Delta V_{\text{out}}\rvert \ge V_{Tn}$，即 $M_a$ 全程导通直至两电容等电位，▶ P26 (2.13) 19:20）：

   • 当内部电容 $C_a$ 较大（满足 $\frac{C_a}{C_L} \ge \frac{V_{Tn}}{V_{DD} - V_{Tn}}$）时，在 $V_a$ 还没来得及升到夹断电压 $V_{DD} - V_{Tn}$ 之前，输出电压 $V_{\text{out}}$ 就已经跌到了 $V_{DD} - V_{Tn}$ 以下！
   • 此时 $M_a$ 始终处于深线性区导通状态，直到输出电容 $C_L$ 与内部电容 $C_a$ 达到完全相同的终态电位 $V_{\text{out,final}} = V_{a,\text{final}}$ 为止！
   • 由电荷均分守恒 $C_L V_{DD} = (C_L + C_a) V_{\text{out,final}}$，得 $V_{\text{out,final}} = V_{DD}\frac{C_L}{C_a + C_L}$，故大电容比下的输出电压跌落公式： $$\Delta V_{\text{out}} = V_{\text{out,final}} - V_{DD} = -V_{DD}\frac{C_a}{C_a + C_L}$$

④ 动态逻辑的工程加固：弱 PMOS 电平保持管（Keeper）与内部节点预充管

为了在不牺牲动态逻辑高速优势的前提下根除高阻态漏电与电荷分享隐患，工业界标准动态单元普遍采用以下两项加固措施（▶ P26 (2.13) 21:35–25:47）：

1. 引入静态反相器 $+$ 弱 PMOS 电平保持管（Level Keeper / Bleeder $M_{KP}$，▶ P26 (2.13) 21:55–23:50）：
   • 与第 6 讲 2.11 节传输管逻辑的电平恢复管完全同构：在动态输出节点 $V_{\text{out}}$ 挂接一个静态反相器，并用反相器输出驱动一个接在 $V_{DD}$ 与 $V_{\text{out}}$ 之间的弱 PMOS 保持管 $M_{KP}$。
   • 预充完成后 $V_{\text{out}} = V_{DD}$ 使反相器输出 $0$，从而开启 $M_{KP}$。进入求值期后，若 PDN 不导通，导通的 $M_{KP}$ 将动态节点牢牢锚定在 $V_{DD}$，彻底消除了高阻悬空态（High-Z），既能持续补充亚阈值漏电，又能抵御电容耦合噪声！当然，$M_{KP}$ 必须设计为细长弱管，以满足求值放电时的有比竞争约束。
2. 增设受 $\text{CLK}$ 控制的内部节点预充管（Secondary Precharge Transistor $M_{pc2}$，▶ P26 (2.13) 23:50–25:47）：
   • 电荷分享的根源在于预充期内部节点电容 $C_a$ 处于 $0\,\text{V}$ 低电位。只要在较大的内部节点 $a$ 处额外并联一个栅极接 $\text{CLK}$ 的小尺寸 PMOS 预充管 $M_{pc2}$，在预充期（$\text{CLK}=0$）把内部节点电容 $C_a$ 也同步预充至 $V_{DD}$，那么求值期即使 $M_a$ 导通，$C_L$ 与 $C_a$ 同为 $V_{DD}$ 毫无压差，即可从物理根源上 100% 消除电荷分享！

① 为什么常规 N 型动态门绝对不能直接级联？——“抢跑误放电”与覆水难收

在 ▶ P27 (2.14) 00:00–08:46 中，叶凡老师用一个最简单的两级动态反相器直接级联电路（第 1 级输出 $out_1$ 直接连至第 2 级下拉 NMOS 管 $M_2$ 的栅极），揭示了动态逻辑级联时最致命的时序竞争故障：

• 预充电阶段（$\text{CLK} = 0$，▶ P27 (2.14) 01:55）：第 1 级与第 2 级的顶部预充 PMOS 管同时导通，将两级输出节点 $out_1$ 和 $out_2$ 双双预充至高电平 $V_{DD}$（逻辑 $1$）。
• 求值上升沿（$\text{CLK}: 0 \to 1$）的预设正确逻辑（▶ P27 (2.14) 02:45）：设外部输入 $in = 1$（恒定高电平）。进入求值期后，第 1 级下拉管导通，应当把 $out_1$ 从 $1$ 放电拉低至 $0$；而第 2 级以 $out_1$ 为输入，既然 $out_1$ 最终变为 $0$，第 2 级下拉管 $M_2$ 应当关断，故第 2 级输出 $out_2$ 理想情况下应当稳稳保持预充高电平 $V_{DD}$（逻辑 $1$）！
• 实际发生的“抢跑误放电”灾难（▶ P27 (2.14) 03:40–06:27）：
  1. 在 $\text{CLK}$ 刚变为 $1$ 的瞬间，第 1 级输出 $out_1$ 并不能以无穷大速度瞬间跳变为 $0\,\text{V}$，而是需要经历一段有限的电容放电延时 $\Delta t$（即 $t_{pHL,1}$）才能从 $V_{DD}$ 下降到后级 NMOS 阈值电压 $V_{Tn}$ 以下！
  2. 致命的时间窗口 $\Delta t$：在这段 $out_1$ 尚高于 $V_{Tn}$ 的过渡时间内，第 2 级下拉管 $M_2$ 的栅极看到的依然是高电平（$V_{GS2} = out_1 > V_{Tn}$）！而此时第 2 级的底部求值尾管 $M_{e2}$ 已经随 $\text{CLK}=1$ 导通了——结果第 2 级下拉通路在求值刚开始的 $\Delta t$ 窗口内被错误地强行开启，$out_2$ 节点电容上的预充电荷瞬间向地倾泻流失！
  3. 覆水难收（Irreversible Charge Loss，▶ P27 (2.14) 05:16）：等到 $\Delta t$ 过去、$out_1$ 终于降到 $0\,\text{V}$ 把 $M_2$ 关断时，第 2 级输出 $out_2$ 的电荷早已放光（跌落至低电平 $0$ 或不确定态）；而整个求值期内（$\text{CLK}=1$）第 2 级顶部预充管 $M_{p2}$ 处于彻底关断状态，没有任何电源能够把误放掉的电荷补回来，导致第 2 级输出 $out_2$ 发生不可逆的逻辑错误！

② 动态逻辑级联的“单调性铁律（Monotonicity Requirement）”

从上述灾难中，老师在 ▶ P27 (2.14) 08:46–11:55 提炼出了支配一切动态电路级联的黄金法则——求值期输入信号的“单调性铁律”：

• 为什么 $1 \to 0$ 的输入跳变是绝对禁忌？ 对于 N 型动态门（预充输出为 $1$，靠下拉 NMOS 导通放电变为 $0$），如果其输入信号在求值期发生 $1 \to 0$（由高变低） 的跳变，就意味着在变为 $0$ 之前的过渡期内输入为 $1$，必然先开启下拉网络造成不可逆的误放电！
• 单调上升铁律（▶ P27 (2.14) 09:50）： 在求值期间（$\text{CLK} = 1$），N 型动态门的所有输入信号只允许保持 $0 \to 0$ 不变，或发生 $0 \to 1$（由低变高）的单调上升跳变！因为输入初始为 $0$ 时下拉管安全关断（保护高阻态 $out = 1$ 不被误放）；若随后输入变为 $1$，下拉管才开启将输出放电至 $0$（属于正确的单向求值翻转）。
• 核心矛盾（▶ P27 (2.14) 11:10）：N 型动态门自身在预充期输出为 $1$，求值期输出只能发生 $1 \to 1$ 或 $1 \to 0$（单调下降）；而下一级 N 型动态门的输入却只允许接受 $0 \to 0$ 或 $0 \to 1$（单调上升）！一降一升的极性错配，正是两级 N 型动态门无法直接级联的根本矛盾！

③ 方案一：多米诺逻辑（Domino Logic）——静态反相器“一举三得”与无足多米诺优化

既然 N 型动态门输出是“预充为 $1$、求值 $1 \to 0$”，而后级需要“预充为 $0$、求值 $0 \to 1$”，最直接的解法就是在每一级 N 型动态门的输出端串联一个标准的静态 CMOS 反相器！这就构成了工业界鼎鼎大名的多米诺逻辑（Domino Logic，▶ P27 (2.14) 11:55–19:27）：

1. 为什么叫“多米诺骨牌逻辑”（▶ P27 (2.14) 12:32–14:41）？
   • 预充期（$\text{CLK} = 0$）：所有动态门的内部高阻节点 $X_i$ 被预充至 $1$（$V_{DD}$），经过各自的静态反相器翻转后，所有多米诺门的对外输出端（即下一级多米诺门的输入端）$Out_i$ 天然全部初始化为低电平 $0$！
   • 求值期（$\text{CLK} = 1$）：每级内部节点 $X_i$ 只能保持 $1 \to 1$ 或放电 $1 \to 0$，经反相器后，对外输出 $Out_i$ 只能保持 $0 \to 0$ 或发生 $0 \to 1$ 的单调上升跳变！前级一旦完成 $0 \to 1$ 翻转，立即触发下一级动态门下拉放电，信号像一排多米诺骨牌一样沿着级联链单向、无竞争地依次倾倒传播！
2. 级间静态反相器的“一举三得”妙用（▶ P27 (2.14) 13:02–14:41）：
   • 妙用 ①（解决级联抢跑）：将内部动态节点的 $1 \to 0$ 单调下降翻转为 $0 \to 1$ 单调上升，完美满足单调性铁律。
   • 妙用 ②（现成提供 Keeper 反相反馈源）：第 2.13 节为了消除高阻态漏电需要引入弱 PMOS 电平保持管（Keeper $M_{KP}$）和反相器；在多米诺门中，这个级间静态反相器本来就已经存在，直接把它的输出引回驱动 $M_{KP}$ 栅极即可，无需额外增设反相器！
   • 妙用 ③（隔离高阻节点并提供低阻强驱动）：脆弱的内部动态节点 $X_i$ 被完全保护在门内部（仅驱动本门静态反相器输入端，电容 $C_L$ 极小且受控），对外扇出长互连线或多负载时由静态 CMOS 反相器提供强劲的低阻驱动！
3. 无足多米诺（Footless Domino）的高效优化（▶ P27 (2.14) 15:40–18:30）：
   • 回忆第 2.13 节：动态门底部之所以必须串联一个受 $\text{CLK}$ 控制的求值尾管（“脚管” $M_e$），是为了防止在预充期（$\text{CLK}=0$）输入信号为 $1$ 导致下拉网络导通、与预充管 $M_p$ 形成直通短路。
   • 但在多米诺级联链中，对于第 2 级、第 3 级……等后续级多米诺门，它们的输入全部来自前一级多米诺门的输出 $Out_{i-1}$！而在预充期（$\text{CLK}=0$），前级多米诺门的输出 $Out_{i-1}$ 必然恒等于 $0$，这意味着后级多米诺门的下拉网络（PDN）在预充期天然已经 100% 关断！
   • 优化结论：除了第一级（输入可能来自外部非单调信号）以外，后续级多米诺门可以直接删去底部的求值尾管 $M_e$（称为无足多米诺 Footless Domino）！这样不仅少串联一个 NMOS 管（进一步降低下拉电阻、提升放电速度），更把全芯片动态门对时钟树 $\text{CLK}$ 的栅电容负载直接砍掉了一半！
4. 多米诺逻辑的固有局限（▶ P27 (2.14) 18:30–19:27）：
   • 由于每一级都是“N 型动态反相门 $+$ 静态反相器”，两级反相负负得正，导致标准单轨多米诺门只能实现非反相逻辑（Non-Inverting Logic，如与门 AND、或门 OR、与或门 AOI+INV=AO，无法直接实现与非、或非、反相或异或 XOR）！若算法必须在中途取反，只能采用面积翻倍的双轨互补多米诺（Dual-Rail Domino）。

④ 方案二：np-CMOS（拉链逻辑 Zipper CMOS）——N/P 动态门交替直连

有没有不插静态反相器、也能直接级联并支持反相逻辑的方法？在 ▶ P27 (2.14) 19:27–27:04 中，老师介绍了第二种精妙构思——np-CMOS（又称拉链逻辑 Zipper CMOS）：

对比维度	标准多米诺逻辑（Domino Logic，▶ P27 (2.14) 12:32）	np-CMOS 拉链逻辑（Zipper CMOS，▶ P27 (2.14) 19:27）
级联构建方式	全用 N 型动态门，每级输出串联静态反相器	奇数级用 N 型动态门，偶数级用 P 型动态门，级间直接相连（无反相器）
预充相状态（$\text{CLK}=0, \overline{\text{CLK}}=1$）	内部节点预充为 $1$，门输出全为 $0$	N 门输出预充为 $1$（使下级 P 门 PUN 关断）；P 门输出预放电为 $0$（使下级 N 门 PDN 关断）
求值相跳变极性（$\text{CLK}=1, \overline{\text{CLK}}=0$）	所有级间信号均为 $0 \to 0$ 或 $0 \to 1$（单调上升）	奇级 N 门输出 $1 \to 0$（恰好单调开启偶级 P 门 PUN）；偶级 P 门输出 $0 \to 1$（恰好单调开启奇级 N 门 PDN）
逻辑完备性（能否取反）	仅支持非反相逻辑（AND / OR）	支持完整反相逻辑（NAND / NOR 均可直接实现）
主要工程缺点	需额外反相器，单轨无法实现反相与异或	P 型动态门采用慢速 PMOS 构成 PUN（面积大/速度慢），需互补双相时钟 $(\text{CLK}, \overline{\text{CLK}})$，且高阻动态节点直接暴露跨级连线（抗噪弱）

np-CMOS 极性天然咬合原理（▶ P27 (2.14) 20:29–24:35）：

• P 型动态门的结构：将逻辑网络改由 PMOS 管构建（上拉网络 PUN），顶部接由反相时钟 $\overline{\text{CLK}}$ 控制的 PMOS 求值尾管，底部接由 $\overline{\text{CLK}}$ 控制的 NMOS 预放电管。
• 当 $\text{CLK}=0$（即 $\overline{\text{CLK}}=1$）处于预充相时：第 1 级 N 型动态门预充输出 $out_1 = 1$，直接送到第 2 级 P 型动态门的 PMOS 逻辑管栅极——高电平 $1$ 使 PMOS 管彻底关断！与此同时，第 2 级 P 型动态门底部的 NMOS 预放电管导通，将 $out_2$ 预放电至 $0$，送到第 3 级 N 型动态门的 NMOS 栅极——低电平 $0$ 使 NMOS 管也彻底关断！
• 当 $\text{CLK}=1$（$\overline{\text{CLK}}=0$）进入求值相时：第 1 级 N 门输出只可能发生 $1 \to 0$ 的单调下降跳变，而对于第 2 级 PMOS 逻辑管而言，$1 \to 0$ 恰好是从关断到导通的单向合法开启跳变！如此 $\text{N} \to \text{P} \to \text{N} \to \text{P}$ 交替咬合，如同拉链（Zipper）一般严丝合缝，无需任何级间反相器即可实现无竞争高速级联！