第 11 讲 · 算术运算单元（Ⅰ）：全加器电路、行波进位、进位跳转与流水线加法器

1.1 一位全加器真值表的双重物理含义：奇偶校验与多数表决

• 在第五章开篇 ▶ P40 (5.1) 00:00–02:12 中，叶凡老师指出：加减乘除与多位比较/移位等算术运算单元无法当作扁平的大规模组合逻辑硬做，必须依靠规整的可扩展基本单元级联推广至 $16\,\text{bit}$、$32\,\text{bit}$ 乃至 $256\,\text{bit}$。
• 一切算术单元的基石是一位全加器（1-bit Full Adder, FA）——输入两个本位操作数 $A, B$ 与低位进位输入 $C_i$，输出本位和 $S$ 与向高位的进位输出 $C_o$（若抹去 $C_i$ 则退化为半加器 Half Adder：$\text{Sum} = A \oplus B,\; C_{\text{out}} = AB$，▶ P40 (5.1) 03:47–04:20）。

观察 3 输入 8 行真值表（▶ P40 (5.1) 02:12–03:47），$S$ 与 $C_o$ 的布尔表达式蕴含着极其直观的组合逻辑意义： $$S = A \oplus B \oplus C_i = A\overline{B}\,\overline{C_i} + \overline{A}B\overline{C_i} + \overline{A}\,\overline{B}C_i + ABC_i$$ $$C_o = AB + BC_i + AC_i = AB + (A + B)C_i$$

• 本位和 $S$ = 三输入中“$1$”出现次数的奇偶判断器（Parity Checker，▶ P40 (5.1) 02:45）：当 $(A, B, C_i)$ 中有奇数个（$1$ 个或 $3$ 个）为 $1$ 时，$S = 1$；若有偶数个为 $1$，则 $S = 0$。
• 进位输出 $C_o$ = 三输入多数表决器（Majority Voter，▶ P40 (5.1) 03:10）：三个人投票，只要有 $2$ 个或 $3$ 个输入为 $1$，表决结果即满足 $C_o = 1$。

1.2 级联关键路径的不对称性与 28 管互补 CMOS 全加器优化

• 当把 $N$ 个全加器级联成多位行波进位加法器时（▶ P40 (5.1) 04:20–06:34），最长的组合逻辑关键路径是从最低位 $A_1 \to C_{o1} \to C_{o2} \to \dots \to C_{o,N-1} \to S_N$。
• 老师强调（▶ P40 (5.1) 06:01）：在全加器 3 输入到 2 输出的 6 条可能路径中，中间 $(N-2)$ 级全部走的是 $C_i \to C_o$ 路径！因此全加器电路级设计的第一铁律是：不惜牺牲 $A, B \to S$ 甚至 $C_i \to S$ 的速度，全力缩短 $C_i \to C_o$ 的传播延时！

为此，工程上用已经算出的进位反相信号 $\overline{C_o}$ 代入代数化简本位和 $S$（▶ P40 (5.1) 06:34–08:12）： $$S = ABC_i + \overline{C_o}(A + B + C_i) \iff \overline{S} = \overline{ABC_i + \overline{C_o}(A + B + C_i)}$$ 由此构建出经典的 28 管互补 CMOS 全加器（▶ P40 (5.1) 07:02–09:41）：

1. 进位级（12 管）+ 输出反相器（2 管）：用 6 个 NMOS 与 6 个 PMOS 实现单级复合门 $\overline{C_o} = \overline{AB + C_i(A+B)}$，再接 1 个反相器恢复同相 $C_o$。版图与管序核心细节：将最晚到达的关键信号 $C_i$ 驱动的晶体管放置在最靠近输出节点 $\overline{C_o}$ 的内侧位置（Inner Input），使早到的 $A, B$ 提前泄放内部串联节点电容！
2. 求和级（12 管）+ 输出反相器（2 管）：复用内部节点 $\overline{C_o}$ 构造 $\overline{S}$，再经反相器输出 $S$。虽然求 $S$ 需先等 $\overline{C_o}$ 从而慢了一拍，但大幅节省了三输入异或门所需的晶体管面积，且丝毫不拖累主干进位链 $C_i \to C_o$（▶ P40 (5.1) 07:38）。
3. 级联中间节点 $C_o$ 的寄生负载剖析（▶ P40 (5.1) 08:45–09:41）：前级输出反相器贡献 $1\text{N} + 1\text{P}$ 本征漏极结电容，后级全加器的 $C_i$ 端口贡献 $3\text{N} + 3\text{P}$ 扇出栅电容（进位级 1N+1P，求和级 2N+2P）。

1.3 全加器自互补定律、奇偶交替消反相器与 24 管镜像 / 16 管传输门全加器

在 ▶ P40 (5.1) 09:41–15:42 中，老师指出了 28 管全加器在 $C_i \to C_o$ 路径上最刺眼的浪费：复合门算出 $\overline{C_o}$ 时，多数表决逻辑已经 100% 完成，后面串联的反相器纯粹是为了恢复极性！能否直接删掉这个反相器？

• 全加器的自互补性（Self-Duality，▶ P40 (5.1) 10:42–14:41）：把真值表沿水平中线上下对折，输入按位取反（如 $001 \leftrightarrow 110$），输出也恰好按位取反（$01 \leftrightarrow 10$）！用布尔代数严格证明： $$\overline{C_o}(A, B, C_i) = \overline{AB + BC_i + AC_i} = \overline{A}\,\overline{B} + \overline{B}\,\overline{C_i} + \overline{A}\,\overline{C_i} = C_o(\overline{A}, \overline{B}, \overline{C_i})$$ $$\overline{S}(A, B, C_i) = \overline{A \oplus B \oplus C_i} = \overline{A} \oplus \overline{B} \oplus \overline{C_i} = S(\overline{A}, \overline{B}, \overline{C_i})$$ 这意味着：同一个去掉了输出反相器的反相全加器电路，若输入接正极性 $(A, B, C_i)$，输出就是 $(\overline{C_o}, S)$；若输入接反极性 $(\overline{A}, \overline{B}, \overline{C_i})$，其输出自动变成正极性的 $(C_o, \overline{S})$（▶ P40 (5.1) 14:18–15:42）！
• 奇偶位极性交替级联（▶ P40 (5.1) 16:18–19:20）：将 $N$ 个无进位反相器的全加器直接级联，奇数位（第 $1, 3, \dots$ 位）输出 $\overline{C_1}$ 直接喂给偶数位（第 $2, 4, \dots$ 位），偶数位输出直接恢复为正极性 $C_2$！只需在所有偶数位的输入 $A_{2k}, B_{2k}$ 与输出 $S_{2k}$ 外围各补 3 个反相器（共增加 $\frac{3}{2}N$ 个旁路反相器），就能将主干进位链上的 $N$ 个串联反相器延时彻底清零！

全加器拓扑流派	晶体管总数	核心电路特征与优势	局限性与适用场景
常规互补 CMOS 全加器	$28\text{T}$	轨到轨满摆幅、输出反相器提供强驱动隔离（▶ P40 (5.1) 07:02）	$C_i \to C_o$ 含两级门延时，面积较大
对称镜像全加器 (Mirror Adder)	$24\text{T}\;(\text{或 }28\text{T})$	利用自互补性使上拉网 PUN 与下拉网 PDN 拓扑完全同构（上下轴对称，▶ P40 (5.1) 19:53），版图极度紧凑规整	直接输出 $\overline{C_o}, \overline{S}$，级联时无反相器隔离
传输门全加器 (TG Adder)	$16\text{T}$	用传输门算 $P = A \oplus B$ 控制 MUX，管数最少，且 $C_o$ 与 $S$ 延时完全相等	传输门串联无再生驱动能力，多级级联需定期插缓冲器

2.1 输入到达时序的不对称性与 $(D_i, G_i, P_i)$ 三选一预计算解耦

在 ▶ P41 (5.2) 00:31–02:41 中，老师提出了一个极具启发性的运筹学问题：在布尔代数上，全加器的三个输入 $(A_i, B_i, C_{i-1})$ 是完全对称的；但在 $N$ 位级联加法器的真实时序上，三者极度不对称——所有位的加数 $A_1\sim A_N$ 与 $B_1\sim B_N$ 在第 $0$ 时刻早就同时到达了，高位的全加器之所以干等着没法算，唯一等的是沿着关键路径姗姗来迟的进位输入 $C_{i-1}$！

既然 $A_i, B_i$ 早就到了，我们完全可以在等待 $C_{i-1}$ 的空闲时间里，先把 $(A_i, B_i)$ 的 $4$ 种取值组合对进位输出 $C_i$ 的影响预先归类为三个两两互斥且完备的局部特征信号（▶ P41 (5.2) 02:41–05:35）：

局部特征信号名称	符号与布尔定义	触发的 $(A_i, B_i)$ 组合	对本位进位输出 $C_i$ 的决定作用
进位删除 / 消灭（Delete / Kill）	$D_i = \overline{A_i}\,\overline{B_i} = \overline{A_i + B_i}$	$(0, 0)$	无论 $C_{i-1}$ 为何值，直接将进位清零：$C_i = 0$（▶ P41 (5.2) 02:41）
进位产生（Generate）	$G_i = A_i \cdot B_i$	$(1, 1)$	无论 $C_{i-1}$ 为何值，直接由本地产生进位：$C_i = 1$（▶ P41 (5.2) 03:30）
进位传播（Propagate）	$P_i = A_i \oplus B_i$	$(0, 1)$ 或 $(1, 0)$	将低位进位原封不动传向高位：$C_i = C_{i-1}$（▶ P41 (5.2) 03:57）

老师特别提醒（▶ P41 (5.2) 04:26–05:35）：由于 $(D_i, G_i, P_i)$ 无重叠、无遗漏地覆盖了 $(A_i, B_i)$ 的全部 $4$ 种状态（满足正交完备性 $D_i + G_i + P_i = 1$ 且两两相与为 $0$），进位输出本质上是一个受 $(D_i, G_i, P_i)$ 控制的三选一多路器（3-to-1 MUX）： $$C_i = D_i \cdot 0 + G_i \cdot 1 + P_i \cdot C_{i-1} = G_i + P_i C_{i-1}$$

2.2 曼彻斯特（Manchester）三选一开关进位链与“三正一反”驱动恢复

把上述三选一思想直接映射为晶体管开关电路，就得到了速度极快、寄生负载极轻的曼彻斯特进位单元（▶ P41 (5.2) 06:06–08:59）：

• 当 $D_i = 1$ 时只需传确定性的逻辑 $0$，故仅需 1 个下拉 NMOS 管（栅接 $D_i$，源接地）传强 $0$；
• 当 $G_i = 1$ 时只需传确定性的逻辑 $1$，故仅需 1 个上拉 PMOS 管（栅接 $\overline{G_i}$，源接 $V_{DD}$）传强 $1$；
• 当 $P_i = 1$ 时需传递未知的 $C_{i-1} \in \{0, 1\}$，故采用 1 个互补 CMOS 传输门（TG）连接 $C_{i-1}$ 与 $C_i$（▶ P41 (5.2) 07:20）。
• 为什么它是同类静态结构中最快的进位链？（▶ P41 (5.2) 07:57–08:59） 在关键路径 $C_{i-1} \to C_i$ 上仅有 1 个传输门开关电阻，输出节点的本征寄生电容仅有 1 个上拉 PMOS 漏端 + 1 个下拉 NMOS 漏端 + 1 个传输门漏端，后级扇入也仅看到 1 个传输门源漏端，路径级数与寄生电容同时压缩到了物理极限！
• 每 4 级插 1 个反相器的“三正一反”驱动恢复（▶ P41 (5.2) 08:59–11:17）：由于无源传输门没有再生驱动能力，级联过多会导致 RC 延时按平方律恶化；但若每级都插缓冲器（2 个反相器）又会引入冗余门延时。最优方案是每隔 4 级传输门仅插入 1 个反相器恢复驱动能力，构成“三正一反”极性交替的曼彻斯特进位链（恰好应用了 5.1 节结尾的自互补极性翻转技巧）！

2.3 三步式全加器（Three-Step FA）与 $N$ 位行波进位加法器（RCA）的 $O(N)$ 瓶颈

跳出具体电路门类（无论静态传输门、静态 AO 与或门还是动态 Domino 逻辑，▶ P41 (5.2) 11:17–14:09），一切现代高速全加器在架构上都统一归结为三步式全加器：

1. 第一步（PG 产生级，延时 $t_{\text{PG}}$）：全加器所有位并行根据 $A_i, B_i$ 计算 $G_i = A_i B_i$ 与 $P_i = A_i \oplus B_i$；
2. 第二步（进位传播级，每级延时 $\tau = t_{\text{carry}}$）：利用与或门（AO Gate）或传输门递归计算 $C_i = G_i + P_i C_{i-1}$；
3. 第三步（本位求和级，延时 $t_{\text{XOR}} = t_{\text{sum}}$）：直接复用第一步已算好的 $P_i$，再做一次二输入异或即得本位和： $$S_i = P_i \oplus C_{i-1} = (A_i \oplus B_i) \oplus C_{i-1}$$

将 $N$ 个三步式全加器级联成 $N$ 位行波进位加法器（Ripple-Carry Adder, RCA，▶ P41 (5.2) 17:46–20:13），由于第一步 $N$ 位并行产生 $P_i, G_i$ 只花费 1 次 $t_{\text{PG}}$，而最后一步异或求和也只在最高位花费 1 次 $t_{\text{XOR}}$，总关键路径延时为： $$t_{\text{RCA}} = t_{\text{PG}} + (N - 1)\,\tau + t_{\text{XOR}} = O(N)$$

课堂细节追问（▶ P41 (5.2) 18:16）：为什么 $N$ 位加法器的最低位（LSB）不省钱用半加器，而是仍然用带 $C_{\text{in}}$ 的全加器？答案：为了在后续直接将 $B$ 取反并令 $C_{\text{in}} = 1$，零成本复用为补码减法器 $A - B = A + \overline{B} + 1$！

3.1 组传播信号 $B_P$ 与组内三条信号路径的功能解耦

在 ▶ P42 (5.3) 00:24–03:49 中，老师一针见血地指出：无论把单个全加器的进位延时 $\tau$ 优化得多快，行波进位加法器（RCA）的延时始终正比于位宽 $N$——$64$ 位永远比 $16$ 位慢 $4$ 倍、比 $8$ 位慢 $8$ 倍。要打破 $O(N)$ 线性标度律，必须改造整体互连架构！

进位跳转加法器（Carry-Bypass / Carry-Skip Adder）的做法极为精巧（▶ P42 (5.3) 01:51–04:22）：将 $N$ 位行波加法器等分为 $K$ 组，每组包含 $M = N / K$ 位（课堂以 $N=16, K=4, M=4$ 为例）。在每一组内部，除了每比特各自产生 $P_i = A_i \oplus B_i$ 外，额外用一个 $M$ 输入与门定义组进位传播信号（Block Propagate, $B_P$）： $$B_P = \prod_{i=1}^{M} P_i = P_1 \cdot P_2 \cdots P_M$$ 由于每个 $P_i$ 只依赖早到的本位输入 $(A_i, B_i)$，$B_P$ 同样在第 1 步（PG 预产生阶段）就全部提前算好了，完全无需等待低位进位（▶ P42 (5.3) 02:26）！用 $B_P$ 控制每组末尾的二选一多路器（2-to-1 MUX），组内立刻分化出三条各司其职的物理路径（▶ P42 (5.3) 03:49–06:59）：

1. 蓝色跨组跳转路径（当 $B_P = 1$ 时激活，走 MUX 的 $1$ 端）：$B_P = 1$ 意味着组内 $M$ 个比特全部处于传播态（$P_1=P_2=\dots=P_M=1$），此时整组的进位输出必然等于本组的进位输入（$C_{\text{out,block}} = C_{\text{in,block}}$）。因此 $C_{\text{in,block}}$ 无需逐位穿过 $M$ 个全加器，而是直接通过 MUX 的 $1$ 端一步跳到下一组！
2. 红色本地进位产生/消灭路径（当 $B_P = 0$ 时激活，走 MUX 的 $0$ 端）：$B_P = 0$ 意味着组内至少有一位满足 $P_i = 0$（该位必为 $G_i=1$ 产生进位或 $D_i=1$ 消灭进位）。此时本组向高位的进位输出完全由本组内部这 $M$ 位决定，与前级传来的 $C_{\text{in,block}}$ 毫无关系，经组内进位链由 MUX 的 $0$ 端输出（▶ P42 (5.3) 04:22–05:22）。
3. 绿色本地求和路径（为什么 $C_{\text{in,block}}$ 仍需连入组内最低位？▶ P42 (5.3) 05:22–06:59）：既然 $B_P=1$ 时进位走蓝线旁路、$B_P=0$ 时进位由本地产生，为什么还要保留把 $C_{\text{in,block}}$ 送进组内第 1 位的连线？为了计算本组内部 $M$ 个比特的本位和 $S_1 \sim S_M$！ 即使第 4 位自己产生进位截断了向上传播，第 $1\sim 3$ 位的求和 $S_k = P_k \oplus C_{k-1}$ 依然依赖从组外传进来的 $C_{\text{in,block}}$！

3.2 最坏关键路径定位与最优分组 $M^* = O(\sqrt{N})$ 解析推导

在剔除物理上不可能发生的伪路径后，整个 $N$ 位（分 $K$ 组、每组 $M = N/K$ 位）进位跳转加法器的真实最坏关键路径发生在什么输入组合下？（▶ P42 (5.3) 08:57–12:52）

• 为什么最坏起点不是全局进位输入 $C_{\text{in,0}}$？ 若第 1 组满足 $B_{P1}=1$，从 $C_{\text{in,0}}$ 进来会直接走 MUX 跳过去，反而极快！真正最慢的情况是：第 1 组第 1 位自己产生进位（$G_1=1, P_1=0 \implies B_{P1}=0$），而第 1 组其余 $(M-1)$ 位全为传播（$P_2=\dots=P_M=1$），迫使进位老老实实走完第 1 组内部全部 $M$ 级进位链并穿过第 1 个 MUX 的 $0$ 端；
• 中间第 $2 \sim (K-1)$ 组：全部处于组传播态（$B_{P2} = \dots = B_{P,K-1} = 1$），进位连续跳过中间 $(K-2)$ 个组的 MUX（加上第 1 组末尾 MUX，共经过 $(K-1) = (N/M - 1)$ 个 MUX）；
• 最末第 $K$ 组：为求出最高位和 $S_N = P_N \oplus C_{N-1}$，进位在跳入第 $K$ 组后不能再跳过（否则只得到 $C_N$ 而非 $S_N$），必须走绿色路径在末组内部串行传播 $(M-1)$ 级到达 $C_{N-1}$（此时 $B_{PK}$ 可为 $0$，如 $P_N=0$），最后经过 1 级异或门输出 $S_N$（▶ P42 (5.3) 09:22–11:43）！

将上述五段延时逐项相加（设单级进位延时为 $\tau = t_{\text{carry}}$，旁路多路器延时为 $t_m = t_{\text{bypass}}$，首尾固定开销为 $t_{\text{setup}} = t_{\text{PG}},\; t_{\text{sum}} = t_{\text{XOR}}$，▶ P42 (5.3) 11:43–12:52）： $$t_p = t_{\text{setup}} + \underbrace{M\,t_{\text{carry}}}_{\text{首组行波 } M \text{ 级}} + \underbrace{\left(\frac{N}{M} - 1\right) t_{\text{bypass}}}_{(K-1)\text{ 次 MUX 跳转}} + \underbrace{(M - 1)\,t_{\text{carry}}}_{\text{末组行波 } (M-1) \text{ 级}} + t_{\text{sum}}$$ 合并关于每组位数 $M$（课堂记组数为 $K = N/M$）的可变项（▶ P42 (5.3) 12:52–15:05）： $$t_p(M) = \bigl(t_{\text{setup}} - t_{\text{carry}} - t_{\text{bypass}} + t_{\text{sum}}\bigr) + \left[ 2 M\,t_{\text{carry}} + \frac{N}{M}\,t_{\text{bypass}} \right]$$ 由算术-几何均值不等式 $a + b \ge 2\sqrt{ab}$（或对 $M$ 求导令 $\frac{\mathrm{d}t_p}{\mathrm{d}M} = 2 t_{\text{carry}} - \frac{N\,t_{\text{bypass}}}{M^2} = 0$），当且仅当 $2 M t_{\text{carry}} = \frac{N}{M} t_{\text{bypass}}$ 时总延时取全局极小值： $$M^* = \sqrt{\frac{N \cdot t_{\text{bypass}}}{2\,t_{\text{carry}}}} = O(\sqrt{N}), \qquad K^* = \frac{N}{M^*} = \sqrt{\frac{2 N \cdot t_{\text{carry}}}{t_{\text{bypass}}}}$$ 代入 $M^*$ 即得进位跳转加法器的理论最小延时： $$t_{p,\min} = t_{\text{const}} + 2\sqrt{2 N \cdot t_{\text{carry}} \cdot t_{\text{bypass}}} \propto 2\sqrt{2N}$$

3.3 进位跳转加法器的工程软肋：静态时序分析（STA）伪路径灾难

在 ▶ P42 (5.3) 06:59–08:57 与 ▶ P42 (5.3) 18:36–21:01 中，老师高度评价了进位跳转加法器“仅增加约 $5\%\sim 10\%$ 的多路器面积零头，就把延时从 $O(N)$ 降为 $O(\sqrt{N})$”的惊艳性价比，但紧接着指出了阻碍其在现代 EDA 自动化综合流程中普及的致命缺点——伪路径（False Path）：

• 什么是伪路径？ 在拓扑连接图上，确实存在一条“从 $C_{\text{in,0}}$ 进入第 1 组 $\to$ 穿过组内 $M$ 级进位链到节点 $M$ $\to$ 穿过 MUX 的 $0$ 端 $\to$ 再穿第 2 组 $M$ 级进位链 $\to \dots$”的漫长串行路径，其拓扑长度甚至比普通行波进位加法器还多出了 $K$ 个 MUX（▶ P42 (5.3) 19:45）！
• 为什么它在物理上绝不可能发生？（▶ P42 (5.3) 07:33–08:33） 假定信号真的能沿着绿色进位链穿过整组到达 MUX 的 $0$ 端输入口，前提条件必然是该组内部所有位都处于传播态（$P_1=P_2=\dots=P_M=1$）；然而一旦 $P_1\sim P_M$ 全为 $1$，组传播信号必有 $B_P = 1$，MUX 的选择端早已把 $0$ 端死死关断、强制切换到了 $1$ 端旁路！因此“穿过组内进位链再从 MUX 的 $0$ 端出去”是一个逻辑上自相矛盾、永远无法被激活的伪路径！
• 对 EDA 静态时序分析（STA）的冲击（▶ P42 (5.3) 20:10–21:01）：第四章讲过，静态时序分析工具（如 PrimeTime）只按拓扑图累加门延时而不做布尔功能穷举。如果不手工编写极其繁琐的 $\text{set\_false\_path}$ 约束去屏蔽每一条跨组伪路径，STA 工具就会把这条伪路径当成真实关键路径，误报进位跳转加法器“比行波进位还要慢”！

1. 从进位链插寄存器到全图单向割集（Cutset）定理

在数字信号处理（DSP）与微处理器算术流水线中，如果组合加法器的延时过长，最直接的想法是在进位链正中间插入触发器（Register）。老师在 ▶ P43 (5.4) 00:50–04:55 用一个 4 位行波进位加法器演示了流水线化的严密拓扑规则：

1. 高低半位的数据失步危机（▶ P43 (5.4) 01:32–03:24）
   如果在第 2 位输出进位 $C_2$ 处插入一个寄存器：

   • 第 $1, 2$ 位全加器在当前时钟周期（第 $k$ 拍）算完 $S_1^{(k)}, S_2^{(k)}$ 直接输出；而进位 $C_2^{(k)}$ 被寄存器挡住，要等下一个时钟上升沿（第 $k+1$ 拍）才送入第 3 位全加器。
   • 若高半位输入 $A_3, B_3, A_4, B_4$ 不加寄存器，那么在第 $k+1$ 拍，第 $k$ 拍产生的进位 $C_2^{(k)}$ 就会与第 $k+1$ 拍新送入的 $A_3^{(k+1)}, B_3^{(k+1)}$ 相加，彻底算错！
   • 修复方案：必须在高半位输入端 $A_3, B_3, A_4, B_4$ 各串入 1 个寄存器（把第 $k$ 拍的高位数据留到第 $k+1$ 拍再与 $C_2^{(k)}$ 汇合），同时在低半位输出端 $S_1, S_2$ 各串入 1 个寄存器（把第 $k$ 拍算好的低位和延时到第 $k+1$ 拍，与高位和 $S_3^{(k)}, S_4^{(k)}, C_4^{(k)}$ 同步输出）。

2. 重定时（Retiming）的割线判定法则（▶ P43 (5.4) 03:24–04:55）
   把上述所有插入的寄存器连成一条虚线，恰好构成一条将电路一分为二的单向割线（Feedforward Cutset）：

   • 割线必须从电路边界一端完整画到另一端，不能留有缺口；
   • 所有跨越割线的信号箭头必须同向（全部从割线左上方流向右下方）；
   • 重定时不变量：只要满足单向割集条件，从 9 个输入端（$A_1\sim A_4, B_1\sim B_4, C_0$）中的任意一个，到 5 个输出端（$S_1\sim S_4, C_4$）中的任意一个，沿任何通路走都必然穿过割线恰好 1 次（即经历严格相同的 1 拍流水线潜伏期）。

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2. 三步式 RCA 的割线优化：绿色割线（1.5 DFF/bit）vs 红色割线（2.0 DFF/bit）

当把全加器拆解为“① $P,G$ 产生 $\to$ ② 进位传播 $\to$ ③ 求和异或”三步后，老师在 ▶ P43 (5.4) 04:55–09:27 对比了课件上的两条经典割线（以 16 位加法器切两级流水为例，每半边 8 位）：

对比维度	绿色割线方案（课件推荐，▶ P43 (5.4) 05:24）	红色割线方案（过度均分，▶ P43 (5.4) 06:51）
高半位（第 9~16 位）割点	割在第 1 步（PG 产生）之后，锁存 $P_i, G_i$（2 DFF/bit）	割在第 1 步（PG 产生）之后，锁存 $P_i, G_i$（2 DFF/bit）
进位链中间割点	割在 $C_8$ 处（1 DFF）	割在 $C_8$ 处（1 DFF）
低半位（第 1~8 位）割点	割在第 3 步（求和 $S_i$）之后，仅锁存 $S_i$（1 DFF/bit）	割在第 2 步之后、第 3 步之前，需锁存 $P_i$ 与 $C_{i-1}$（2 DFF/bit）
每比特平均寄存器开销	$\frac{2 + 1}{2} = \mathbf{1.5\text{ DFF/bit}}$（16 位共 $16+1+8=25$ 个）	$\frac{2 + 2}{2} = \mathbf{2.0\text{ DFF/bit}}$（16 位共 $16+1+16=33$ 个）
两拍各自逻辑级数（16-bit）	第 1 拍：$1(\text{PG}) + 8(\text{Carry}) + 1(\text{Sum}) = 10$ 级 第 2 拍：$8(\text{Carry}) + 1(\text{Sum}) = 9$ 级（瓶颈 10 级）	第 1 拍：$1(\text{PG}) + 8(\text{Carry}) = 9$ 级 第 2 拍：$8(\text{Carry}) + 1(\text{Sum}) = 9$ 级（瓶颈 9 级）

• 工程权衡结论（▶ P43 (5.4) 08:15–09:27）：红色割线为了把第 1 拍末尾那 1 级异或门（$t_{\text{sum}}$）挪到第 2 拍，让关键路径从 10 级门微降至 9 级门（仅缩短约 $10\%$），却迫使低半位每一比特在跨周期时同时保存 $P_i$ 和 $C_{i-1}$ 两个信号，导致寄存器面积和时钟树功耗激增 $33\%$！因此工程上无一例外采用绿色割线。

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3. 深度剖析：为什么进位跳转加法器（Carry-Bypass）不适合做流水线？

既然 16 位进位跳转加法器比 16 位 RCA 快得多，那我们在 16 位进位跳转加法器正中间（第 8 位与第 9 位之间）再切一刀流水线，岂不是能“快上加快”？老师在 ▶ P43 (5.4) 09:53–17:02 给出了令人警醒的否定证明：

1. 未切流水线时的双路径格局（▶ P43 (5.4) 10:40–13:15）
   以 16 位（$M=4, K=4$）进位跳转加法器为例（假定每步单位延时为 $1$）：

   • 红色主关键路径（跨全长 16 位）：第 1 组 1 级 PG + 4 级进位 $\to$ 第 2、3 组 2 级跳转 MUX $\to$ 第 4 组 3 级进位 + 1 级求和，总长为 $1 + 4 + 2 + 3 + 1 = 11$（若按课件简化计法为 $4 + 3 + 3 = 10$）。
   • 蓝色次关键路径（完全位于低 8 位第 1、2 组内部，或高 8 位第 3、4 组内部）：第 1 组产生进位走 4 级 $\to$ 经过第 1 组末尾 1 级 MUX $\to$ 在第 2 组内部不跳转而走完 3 级进位并求和，总长为 $1 + 4 + 1 + 3 + 1 = 10$（按课件简化计法为 $4 + 1 + 3 = 8$ 或 $9$）！

2. 一刀切下后的“次关键路径转正”效应（▶ P43 (5.4) 13:15–16:20）
   当我们在第 2 组（低 8 位）与第 3 组（高 8 位）之间画一条流水线割线：

   • 原本跨 16 位的红色主关键路径确实被一刀切成两半（长度从 $10$ 降到 $5$）；
   • 但是，完全处于割线左侧（第 1、2 组内部）以及完全处于割线右侧（第 3、4 组内部）的蓝色次关键路径根本没有穿过割线！它的长度依然高达 $8\sim 9$！
   • 最终结果：耗费了二十多个触发器插入一级流水线后，电路的最高时钟周期被未割断的蓝色次关键路径卡死在 $8\sim 9$，相比未流水线时的 $10$ 仅仅省去了中间 2 个跳转 MUX 的延时！
   • 架构铁律（▶ P43 (5.4) 16:20–17:02）：进位跳转加法器是纯组合逻辑场景下的低成本折中方案；一旦系统允许使用流水线（Pipelining），直接对结构规整、无次关键路径旁路的普通行波进位加法器（RCA）切多级流水线，无论在面积、功耗还是主频上都完胜流水线化的进位跳转加法器！