第 8 讲 · 时序逻辑基础、双稳态锁存器（Latch）与主从边沿触发器（Register）电路实现

1.1 组合逻辑 vs 时序逻辑：状态存储的两大物理机制

在第三章开篇 ▶ P28 (3.1) 00:00–01:08 中，叶凡老师明确界定了组合逻辑与时序逻辑的分水岭：

• 组合逻辑（Combinational Logic）：输出唯一取决于当前输入，电路内部没有反馈环路，信号流呈单向从输入流向输出（▶ P28 (3.1) 00:18）。
• 时序逻辑（Sequential Logic）：输出不仅取决于当前输入，还取决于电路的当前状态（Current State）（▶ P28 (3.1) 00:38）。要记住历史状态，底层硬件必须具备物理存储机制——在 CMOS 集成电路中，一切状态记忆最终归结为两大机制（以及两者的折中结合）：
  1. 正反馈静态双稳态存储（Static Positive-Feedback Bistability）：利用偶数级（通常为两级）反相器首尾相接构成高增益正反馈闭环，将节点电压死死锁定在稳定吸引点 $(V_{OL}, V_{OH})$ 或 $(V_{OH}, V_{OL})$，只要不断电数据永不丢失；
  2. 栅/结电容动态电荷存储（Dynamic Capacitive Charge Storage）：利用 MOS 管绝缘栅电容与源漏结电容在开关关断后的电荷守恒来维持逻辑电平，面积极度紧凑，但受亚阈值漏电与结漏电限制，必须以高于最小频率 $f_{\min}$ 的时钟周期性刷新；
  3. 准静态弱反馈保持（Pseudo-Static Keeper）：在动态存储节点上并联一个极弱的反相器反馈支路，兼顾紧凑面积与低频/停钟下的数据保持能力。

1.2 锁存器（Latch，电平敏感）vs 寄存器/触发器（Register/DFF，边沿敏感）

在 ▶ P28 (3.1) 01:08–08:34 与 ▶ P28 (3.1) 18:06–21:16 中，老师深入对比了两类核心时序单元的行为差异与因果延时关系：

对比维度	锁存器（Latch，电平敏感 Level-Sensitive）	寄存器 / 触发器（Register / Flip-Flop，边沿触发 Edge-Triggered）
分类与符号特征	正锁存器（$1$ 透明） vs 负锁存器（$0$ 透明，时钟端加圆圈）（▶ P28 (3.1) 01:32–03:04）。注意术语陷阱：“正锁存”指 $\text{CK}=1$ 时透明、$\text{CK}=0$ 时锁存（▶ P28 (3.1) 02:06）	上升沿触发 vs 下降沿触发，时钟端口带三角形尖角符号（▶ P28 (3.1) 18:40–19:35）
透明窗口（Transparency Window）	存在半周期透明窗口：以正锁存器为例，当 $\text{CK}=1$ 时输入 $D$ 的任何变化（含毛刺）都会直接穿透到输出 $Q$（▶ P28 (3.1) 03:04）；当 $\text{CK}=0$ 时进入锁存状态，屏蔽 $D$ 的变化	绝无透明窗口：仅在时钟有效跳变沿（如 $\text{CK}\uparrow$）瞬间采样 $D$ 并更新 $Q$，其余任何时刻 $D$ 与 $Q$ 完全隔离（▶ P28 (3.1) 20:52）
因果传播延时参数	兼具 时钟到输出延时 $t_{c\text{-}q}$（锁存期 $D$ 已改变，由 $\text{CK}\uparrow$ 打开透明窗触发 $Q$ 翻转，▶ P28 (3.1) 05:08–06:36）与 数据到输出延时 $t_{d\text{-}q}$（$\text{CK}=1$ 透明期内 $D$ 变化直接引起 $Q$ 变化，▶ P28 (3.1) 03:37–04:34）	仅有 $t_{c\text{-}q}$，绝不存在 $t_{d\text{-}q}$（▶ P28 (3.1) 20:00–21:16）！虽然 $Q$ 的逻辑值由 $D$ 决定（数据因果），但 $Q$ 翻转的时刻唯一由 $\text{CK}\uparrow$ 触发（时间因果）

老师在 ▶ P28 (3.1) 07:04–07:59 用了一个极具穿透力的历史学比喻解释 $t_{c\text{-}q}$：输入数据 $D$ 与旧状态 $Q$ 不同是引发翻转的“根本原因（数据因果）”，而时钟有效沿 $\text{CK}\uparrow$ 则是引爆翻转的“导火线（时间因果）”——由于传播延时衡量的是时间轴上的触发响应，故边沿寄存器只存在从导火线 $\text{CK}\uparrow$ 到 $Q$ 的延时 $t_{c\text{-}q}$！

1.3 三大核心时序参数 $(t_{su}, t_{hold}, t_{c\text{-}q})$ 与 $+5\%$ 退化容错判据

如果在锁存器从透明转入锁存的关断沿（正锁存器的 $\text{CK}\downarrow$，▶ P28 (3.1) 07:59–12:00），或者在边沿寄存器的有效触发沿（$\text{CK}\uparrow$，▶ P28 (3.1) 21:16–23:07），输入数据 $D$ 恰好同时发生跳变，会发生什么？

• 无穷小时间差 $\pm \varepsilon$ 的非黑即白悖论（▶ P28 (3.1) 09:29–11:04）：理论上，若 $D$ 在时钟沿之前无穷小时间 $\varepsilon$（哪怕 $1\,\text{ps}$ 甚至 $1\,\text{fs}$）跳变，输出 $Q$ 应锁存新值；若在时钟沿之后 $\varepsilon$ 跳变，$Q$ 应保持旧值。这种对任意微小时间扰动、热噪声或电压波动毫无容错性的临界状态，在物理电路中必然将内部锁存节点推入双稳态势垒山峰的亚稳态（Metastability），在 Verilog 逻辑仿真中则直接表现为不确定态 $X$（▶ P28 (3.1) 11:04–12:00）。
• 建立时间 $t_{su}$ 与保持时间 $t_{hold}$ 的窗口定义（▶ P28 (3.1) 14:55–16:21 与 ▶ P28 (3.1) 22:38）：由于“在一瞬间保持稳定”在语义上自相矛盾（▶ P28 (3.1) 14:25），工程上必须以有效时钟沿为基准，往前推一段建立时间 $t_{su}$（Setup Time），往后推一段保持时间 $t_{hold}$（Hold Time），强制规定输入 $D$ 在整个 $[-t_{su}, +t_{hold}]$ 窗口内严禁发生变化！
• 为什么说 $t_{su}$ 和 $t_{hold}$ 是“约束（Constraint）”而非“延时（Delay）”？（▶ P28 (3.1) 16:21–18:06）
  • $t_{c\text{-}q}$ 与 $t_{d\text{-}q}$ 是客观发生的物理传输延时，就像学生考出的 $93$ 分或 $58$ 分，用示波器单次测量输入沿与输出沿的时间差即可直接读出；
  • $t_{su}$ 与 $t_{hold}$ 则是保证电路正常工作的“60 分及格线”或法律红线（▶ P28 (3.1) 16:45–17:40）——无法通过单次示波器波形读出，只能通过不断移动 $D$ 相对 $\text{CK}$ 的时间间隔进行多次迭代逼近测量或 SPICE 扫描！
• $+5\%$ $\Delta t_{c\text{-}q}$ 工程容错定义（▶ P28 (3.1) 23:43–30:33）：在课堂第 11 页的 SPICE 仿真实例中，当 $D$ 提前于 $\text{CK}$ 达 $0.21\,\text{ns}$ 时内部节点 $Q_M$ 尚能翻转成功，而缩短至 $0.20\,\text{ns}$ 时 $Q_M$ 半途而废跌落回原态（功能彻底失效，▶ P28 (3.1) 23:43–25:44）。若直接把失效边界 $0.21\,\text{ns}$ 定为 $t_{su}$，依然是毫无裕量的非黑即白定义！老师指出（▶ P28 (3.1) 26:15–30:33）：在彻底翻不上去（$t_{c\text{-}q} \to \infty$）之前，随着 $D$ 逼近 $\text{CK}$，输出响应速度已经出现可察觉的变慢。因此工业界标准单元库（Standard Cell Library）统一采用容错判据： $$t_{c\text{-}q}(\Delta t_{D\text{-}\text{CK}}) = 1.05 \times t_{c\text{-}q0} \quad (\text{即相对标称延时 } t_{c\text{-}q0} \text{ 恶化 }+5\%)$$ 将该 $+5\%$ 退化点对应的提前量与滞后量分别定义为工程建立时间 $t_{su}$ 与保持时间 $t_{hold}$，从而留出充足的抗干扰安全裕量（Margin，▶ P28 (3.1) 29:10–30:33）。

2.1 从组合 2 选 1 多路选择器（MUX）到传输门静态 D 锁存器

在 ▶ P29 (3.2) 00:30–06:38 中，老师提出了一个极具启发性的构造思路：正锁存器的功能是“当 $\text{CK}=1$ 时输出 $Q = D$（透明），当 $\text{CK}=0$ 时输出 $Q = Q_{\text{prev}}$（保持它自己）”。这不正是二选一多路选择器（2-to-1 Multiplexer, MUX）的真值表吗？

• 从基本 SR 锁存器到时钟门控 MUX 锁存器：在传统数电课程中，基本 SR 锁存器由交叉耦合的 NOR 或 NAND 门构成（存在 $S=R=1$ 的禁用竞争状态）；而在 CMOS 数字集成电路底层设计中，工业界最主流的做法是直接采用基于互补传输门（Transmission Gate, TG）的 2 选 1 MUX 闭合正反馈环（▶ P29 (3.2) 01:06–03:44）：
  1. 透明相位（$\text{CK}=1,\; \overline{\text{CK}}=0$）：前向传输门 $\text{TG}_1$ 导通，反馈环传输门 $\text{TG}_2$ 彻底关断（▶ P29 (3.2) 07:38）。输入信号 $D$ 经输入隔离反相器与 $\text{TG}_1$ 到达内部汇合节点 $X$，再经输出反相器同相驱动至 $Q$。由于反馈支路被 $\text{TG}_2$ 切断，节点 $X$ 完全不存在前后驱动打架问题（无比逻辑，Ratioless）！
  2. 锁存相位（$\text{CK}=0,\; \overline{\text{CLK}}=1$）：前向传输门 $\text{TG}_1$ 断开（彻底隔离外部 $D$ 的扰动），反馈传输门 $\text{TG}_2$ 导通（▶ P29 (3.2) 08:07）。此时内部两级反相器 $\text{INV}_1$ 与 $\text{INV}_2$ 首尾相接构成偶数级正反馈双稳态存储环（$0 \to 1 \to 0$ 循环自锁加强，▶ P29 (3.2) 03:12），只要不掉电，数据永久保持！
• 如何一眼判别组合电路与时序电路？（▶ P29 (3.2) 03:44–06:38）：老师指着课件右下角完全由“3 个反相器 + 2 个传输门”构成的两张图强调：判断组合逻辑还是时序逻辑，绝不是数晶体管个数，而是看信号流向拓扑！只要信号流单向无环，它就是组合 2 选 1 MUX；一旦把输出折回输入形成正反馈闭环，它立刻蜕变为静态时序锁存器（若形成 $\ge 3$ 的奇数级负反馈闭环，则蜕变为环形振荡器，▶ P29 (3.2) 05:01–06:11）。
• 输入隔离缓冲与输出驱动缓冲的增删折中（▶ P29 (3.2) 08:39–10:04）：在“2 个反相器反馈环 + 2 个传输门”的核心电路外围，既可保留输入隔离反相器与输出驱动反相器（最高可靠性与驱动能力），也可为节省面积省去其一甚至全部省去（直接从反馈环节点引出 $Q$，代价是负载电容与串扰直接耦合进存储环内）。

2.2 强迫写入（Force-Overwrite）静态锁存器：省去反馈开关 $\text{TG}_2$ 的尺寸代价

能不能把静态锁存器核心电路中的反馈传输门 $\text{TG}_2$ 也省掉，只留 1 个前向传输门 $\text{TG}_1$ 和 2 个首尾相连的反相器？（▶ P29 (3.2) 10:04–15:17）

• 透明期的双重驱动争用（Contention，▶ P29 (3.2) 11:05–12:37）：省去 $\text{TG}_2$ 后，在 $\text{CK}=0$ 锁存期电路依然能靠正反馈完美保持数据；然而一旦进入 $\text{CK}=1$ 透明期，反馈环没有开关将其断开！假设原存储状态使反馈反相器 $\text{INV}_{\text{fb}}$ 向节点 $X$ 强灌逻辑 $0$，而此时外部输入希望经前向反相器 $\text{INV}_{\text{drv}}$ 与 $\text{TG}_1$ 向节点 $X$ 写入逻辑 $1$——节点 $X$ 立刻陷入一拉高、一拉低的双重驱动对抗！
• 有比设计（Ratioed Design）覆写判据与失效后果（▶ P29 (3.2) 12:37–14:52）： $$V_X = V_{DD} \cdot \frac{R_{\text{fb,n}}}{R_{\text{drv,p}} + R_{\text{TG1}} + R_{\text{fb,n}}} > V_{M,\text{INV1}} \implies \left(\frac{W}{L}\right)_{\text{drv, TG1}} \gg \left(\frac{W}{L}\right)_{\text{fb}} \;(\text{弱反馈 Keeper})$$ 唯有将前向驱动管与 $\text{TG}_1$ 做得足够强、将反馈反相器 $\text{INV}_{\text{fb}}$ 做得足够弱（瘦长管，$L$ 较大、$W$ 最小），才能在对抗中将节点 $X$ 的电位强行拉过下一级反相器的翻转阈值 $V_M$，进而刷新整个正反馈环（▶ P29 (3.2) 12:37）！若尺寸比例设计失误导致 $V_X$ 跨不过 $V_M$，不仅新数据完全写不进去（功能失效），而且在透明期内前向 PMOS 与反馈 NMOS 持续同时导通，产生严重的静态直流短路功耗（▶ P29 (3.2) 13:50–14:27）！

2.3 动态电容存储锁存器（Dynamic Latch）：高阻敏感节点 $X$ 与刷新约束

如果索性把整个反馈环路彻底砍掉，仅保留“1 个传输门 $\text{TG}_1$ + 1 个反相器”，还能实现锁存吗？（▶ P29 (3.2) 15:17–24:10）

• 固有寄生电容 $C_X$ 的电荷守恒存储（▶ P29 (3.2) 16:22–17:44）：原理图上在节点 $X$ 画出的接地电容 $C_X$ 绝非版图中额外制造的无源电容元件，而是节点 $X$ 天然具备的后级反相器输入栅电容 $C_{g,\text{INV}}$ 与传输门 $\text{TG}_1$ 源漏扩散区对衬底的结电容 $C_{db}$ 之和（▶ P29 (3.2) 16:50）。当 $\text{CK}=1$ 时，$D$ 通过 $\text{TG}_1$ 对 $C_X$ 充放电完成刷新（所需充放电时间即构成了建立时间 $t_{su}$，▶ P29 (3.2) 17:44）；当 $\text{CK}=0$ 时，$\text{TG}_1$ 关断，节点 $X$ 靠电容电荷守恒维持电平。这也是时序逻辑中唯一“信号流没有反馈环却能存储状态”的特例（▶ P29 (3.2) 06:11）！
• 高阻浮空节点的三大软肋（▶ P29 (3.2) 18:19–21:54）：

维度	静态锁存器（MUX 型 / 强迫写入型）	动态电容存储锁存器（Dynamic Latch）
核心面积开销	较大（核心需 $2$ 个反相器 + $1\sim 2$ 个传输门，约 $8\sim 10$ 管）	极小（核心仅 $1$ 个传输门 + $1$ 个反相器，仅 $4$ 管，省一半以上面积，▶ P29 (3.2) 23:23）
锁存期节点阻抗	低阻有源驱动（始终经导通管连向 $V_{DD}$ 或 $\text{GND}$）	悬空高阻态（High-Z Floating Node），无任何直流恢复路径（▶ P29 (3.2) 18:19）
抗干扰与漏电保持	只要不断电可永久保持，支持任意时长时钟门控停钟	易受邻线电容耦合串扰；漏电流 $I_{\text{leak}}$ 会放光电荷，必须周期性刷新（如 $\ge \text{MHz}$），严禁长时间停钟门控（▶ P29 (3.2) 18:54–19:58）

3.1 为什么 VLSI 摒弃数电“维持阻塞结构”而采用主从锁存器级联？

• 在 ▶ P30 (3.3) 00:20–02:51 中，老师首先做了一个饶有趣味的术语溯源：触发器的英文 Flip-Flop 原意是走起路来啪嗒作响的人字拖鞋，借喻传统数字电路教材中由多对交叉耦合与非门（NAND）构成的对称结构（即经典的 74 系列分立器件“维持阻塞 D 触发器”）。
• 然而，在现代 CMOS 超大规模集成电路（VLSI）标准单元设计中，维持阻塞结构因逻辑门过多、内部连线极度繁复且面积功耗庞大而被淘汰；现代 CMOS 数字 IC 几乎清一色采用两级互补锁存器直接级联的“主从结构（Master-Slave Architecture）”来实现边沿触发器（DFF）！

3.2 主从级联（前负后正）的工作原理：为什么上升沿更新 $Q$，下降沿却不更新？

以上升沿触发的主从 D 触发器为例（▶ P30 (3.3) 02:51–10:52），只需将上一节讲过的负锁存器（Master 主级，$\text{CK}=0$ 透明）在左、正锁存器（Slave 从级，$\text{CK}=1$ 透明）在右直接串联，中间节点记为 $Q_M$，两级共用同一个时钟 $\text{CK}$：

1. $\text{CK}=0$ 相位（主透明、从锁存，▶ P30 (3.3) 03:44–05:17）：主级开关导通，外部输入 $D$ 的蓝色新数据直接穿过主级到达中间节点 $Q_M$；但此时从级处于锁存状态（从级前向开关断开），$Q_M$ 被死死挡在从级大门之外，输出 $Q$ 依靠从级存储环維持上一周期的旧数据不变。
2. $\text{CK}=1$ 相位（主锁存、从透明，▶ P30 (3.3) 05:17–06:09）：主级前向开关断开，外部 $D$ 被挡在主级大门之外；主级存储环锁存住 $Q_M$，同时从级开关导通变透明，将主级锁存的 $Q_M$ 穿透输出到 $Q$。
   • “原教旨主义 DFF”铁律（▶ P30 (3.3) 13:35）：无论在 $\text{CK}=0$ 还是 $\text{CK}=1$，主从两级中必有一级断开，在任何时刻输入 $D$ 到输出 $Q$ 都绝不直通！
3. 核心叩问：既然两级轮流开闭，为什么 $\text{CK}: 0 \to 1$（上升沿）会更新输出 $Q$，而 $\text{CK}: 1 \to 0$（下降沿）却不会更新 $Q$？（▶ P30 (3.3) 06:43–10:52） 很多同学误以为上升沿与下降沿是对称的，老师用精妙的“蓝色/紫色数据渗透图”彻底讲透了两者本质的非对称性：

时钟边沿事件	边沿到来前的初始状态	边沿切换瞬间的内部数据搬移过程	输出 $Q$ 是否改变？
上升沿 $\text{CK}: 0 \to 1$（有效触发沿）	$\text{CK}=0$ 期间，蓝色新数据 $D$ 早已穿过透明的主级驻留在中点 $Q_M$（▶ P30 (3.3) 06:43）	主级立刻闭环锁住该蓝色数据 $Q_M$，同时从级打开透明通道，已驻留在 $Q_M$ 的蓝色数据当即冲过从级直达输出端 $Q$（▶ P30 (3.3) 07:10–09:04）	立即更新为新数据！
下降沿 $\text{CK}: 1 \to 0$（无效沿）	$\text{CK}=1$ 期间，主环锁存着蓝色旧数据并驱动 $Q$，而门外新变化的紫色数据 $D$ 被挡在主级门外尚未进入 $Q_M$	原先存在主环里的蓝色旧数据“后移（Shift Back）”交接给从环继续锁存输出；门外紫色新数据 $D$ 虽趁主级变透明渗透到 $Q_M$，但被刚刚关闭锁存的从级挡在 $Q$ 之外（▶ P30 (3.3) 09:33–10:52）	绝不更新（保持旧蓝色数据）！

3.3 传输门主从寄存器的时序参数 $(t_{su}, t_{c\text{-}q}, t_{hold})$ 定量推导与动静态拓扑对比

将静态传输门锁存器或动态电容锁存器代入主从框架，即可得到工业界标准主从 DFF 拓扑（▶ P30 (3.3) 10:52–12:48），并直接从内部门级路径导出三大时序参数：

• 建立时间 $t_{su}$（Setup Time）：在 $\text{CK}\uparrow$ 上升沿关闭主级前向开关 $\text{TG}_1$ 之前，输入数据 $D$ 必须完全穿透主级输入缓冲、传输门 $\text{TG}_1$ 以及主级反相器环路 $\text{INV}_1 \to \text{INV}_2$，使中间节点 $Q_M$ 与主反馈节点双双建立稳态（▶ P30 (3.3) 08:05）： $$t_{su} = t_{\text{TG1}} + t_{\text{INV1}} + t_{\text{INV2}}$$
• 时钟到输出延时 $t_{c\text{-}q}$（Clock-to-Q Delay）：由于正确满足建立时间的信号在 $\text{CK}\uparrow$ 到来前早已稳稳驻留在 $Q_M$ 节点上，一旦 $\text{CK}\uparrow$ 开启从级传输门 $\text{TG}_3$，信号只需穿过从级传输门 $\text{TG}_3$ 与从级输出反相器 $\text{INV}_3$ 即可抵达 $Q$： $$t_{c\text{-}q} = t_{\text{TG3}} + t_{\text{INV3}}$$
• 保持时间 $t_{hold}$（Hold Time）：只要 $\text{CK}\uparrow$ 瞬间 $\text{TG}_1$ 迅速关断，外部 $D$ 即与 $Q_M$ 隔离，故理想情况下 $t_{hold} \approx 0$（仅取决于时钟本地反相延时与 $\text{TG}_1$ 关断时间）。
• 纯动态 8 管主从寄存器 vs 静态 16 管主从寄存器（▶ P30 (3.3) 11:29–12:48）：若主从两级均采用动态电容存储（省去两个反馈环，仅保留 $\text{TG}_1 \to C_M \to \text{INV}_1 \to \text{TG}_3 \to C_S \to \text{INV}_3$，甚至极致简化连缓冲都省去），全电路仅需 8 个晶体管，面积和时钟负载极小，但受漏电限制无法在低频或停钟门控下保持数据。

4.1 时钟偏移重叠危机：$(1,1)$ 重叠与 $(0,0)$ 重叠引发的直通与保持故障

在 ▶ P31 (3.4) 01:46–05:25 中，老师把显微镜对准了主从寄存器在时钟切换（尤其是无效下降沿 $\text{CLK}: 1 \to 0,\; \overline{\text{CLK}}: 0 \to 1$）瞬间的过渡中间态。虽然顶层框图只画了一根时钟线 $\text{CLK}$，但底层电路必须同时使用两相时钟 $\text{CLK}$ 与 $\overline{\text{CLK}}$ 分别控制四个单管/传输门开关（或两路二选一多路器）：

• 故障情形 A——主从同时透明的直通故障（Clock Overlap Shoot-Through，▶ P31 (3.4) 02:46–04:49）：
  • 在单管 NMOS 控制的主从准静态结构中（如课堂第 3 页课件），当 $\overline{\text{CLK}}$ 先从 $0$ 升为 $1$（开启主级前向 NMOS），而 $\text{CLK}$ 因反相器延时稍晚才从 $1$ 降为 $0$（从级前向 NMOS 尚未关断），就会出现 $(1,1)$ 重叠窗口（$\text{CLK}=1,\; \overline{\text{CLK}}=1$）！在此重叠期内，主级与从级的前向 NMOS 开关同时导通，外部输入 $D$ 的新变化直接穿透 $Q_M$ 一直冲到输出 $Q$（▶ P31 (3.4) 03:14–04:18）！
  • 对偶地，在包含互补传输门（NMOS + PMOS 并联）的传统主从寄存器中：当出现 $(0,0)$ 重叠（$\text{CLK}=0,\; \overline{\text{CLK}}=0$） 时，主级传输门的 PMOS（接 $\text{CLK}=0$）与从级传输门的 PMOS（接 $\overline{\text{CLK}}=0$）会同时导通，形成沿着两级 PMOS 的 $(0,0)$ 重叠直通故障；而当出现 $(1,1)$ 重叠（$\text{CLK}=1,\; \overline{\text{CLK}}=1$） 时，两级传输门的 NMOS 同时导通形成直通，且前向开关与反馈环开关同时导通引发重叠保持争用故障！
• 理想安全情形 B——主从同时锁存的隔离中间态（▶ P31 (3.4) 04:49–06:26）： 要彻底根除下降沿竞态与直通风险，时钟切换的中间过渡态绝不能是“两级皆透明”，而必须是“两级前向与反馈共四个选择开关全部断开”！对于课堂第 4 页以 NMOS 为选择开关的电路，这就要求在切换瞬间满足 $\text{CLK}=0$ 且 $\overline{\text{CLK}}=0$（即先关断原导通相，留出死区后再开启新导通相），此时 $D \not\to Q_M$ 且 $Q_M \not\to Q$，从物理拓扑上百分百阻断穿通！

4.2 为什么叫“准静态（Pseudo-Static）”？两相非交叠时钟的工程代价

在 ▶ P31 (3.4) 05:52–09:13 中，老师解答了一个令无数学子困惑的名词——明明电路里画着完整的双反相器正反馈环，为什么还要叫它“准静态（Pseudo-Static）”主从寄存器？

1. 第一重含义（动态切换死区 + 静态稳态保持的三态混合，▶ P31 (3.4) 06:26–08:08）：
   • 在稳态相位 1（$\text{CLK}=0,\; \overline{\text{CLK}}=1$）与稳态相位 2（$\text{CLK}=1,\; \overline{\text{CLK}}=0$）下，数据确实存储在闭合的正反馈双稳态环路中（静态存储）；
   • 然而在两相非交叠时钟切换的死区状态 $\text{CLK}=0,\; \overline{\text{CLK}}=0$ 期间，四个控制开关全部断开，连主从内部的静态正反馈环路也被切断了（▶ P31 (3.4) 06:55）！在这短暂的非交叠窗口 $\Delta t_{\text{nov}}$ 内，没有任何有源反馈环维持电平，数据完全依靠内部节点的固有寄生电容 $C_X$ 动态暂存电荷（▶ P31 (3.4) 07:33）。因为并非 $100\%$ 全时段工作在静态反馈下，故严谨地称为“准静态（Pseudo-Static）”！
2. 第二重含义（动态存储节点并联弱反馈反相器 Keeper）：在原本纯动态电容存储的锁存器/寄存器节点上，并联一个弱反馈反相器（或由非交叠时钟门控的反馈支路），既消除低频/停钟门控下的漏电失锁，又保持紧凑结构。
3. 两相非交叠时钟（Two-Phase Non-Overlapping Clock）的硬件开销（▶ P31 (3.4) 08:08–09:13）： 观察非交叠波形可以发现：在上升切换时需 $\text{CLK}$ 先降为 $0$、$\overline{\text{CLK}}$ 后升为 $1$；而在下降切换时又需 $\overline{\text{CLK}}$ 先降为 $0$、$\text{CLK}$ 后升为 $1$。这意味着 $\text{CLK}$ 与 $\overline{\text{CLK}}$ 互有先后，绝不可能靠单个反相器延迟产生（▶ P31 (3.4) 08:08）！必须额外设计专用的交叉耦合或非门（NOR）+ 偶数级延迟链构成的两相非交叠时钟发生器，其电路复杂度甚至不亚于一个 DFF 本身（▶ P31 (3.4) 08:36–09:13）。

4.3 寄存器的复位设计：同步复位 vs 主从双环内嵌式异步复位/置位

系统上电时双稳态环路处于随机状态，必须通过复位（Reset）清零。老师在 ▶ P31 (3.4) 09:43–18:03 深刻剖析了同步复位与异步复位的本质差异与一个极具迷惑性的错误反例：

复位类型	触发与撤销生效时刻	电路实现方式与复旦 881 核心考点剖析
同步复位（Synchronous Reset）	复位的施加与撤销均必须等待下一个有效时钟沿 $\text{CK}\uparrow$ 才在 $Q$ 端生效（▶ P31 (3.4) 09:43）	仅需在标准 DFF 的输入端口 $D$ 之前串联一个组合与门：$D' = D \cdot \overline{\text{RST}}$（高电平复位）或 $D \cdot \text{RST\_n}$（▶ P31 (3.4) 10:18）。不改动 DFF 内部结构，复杂度最低、时序最干净
异步复位错误反例（输出端直接门控）	妄图在 DFF 输出端 $Q$ 后直接串一个与门实现“立即清零”（▶ P31 (3.4) 10:55–12:45）	严重功能错误！ 施加复位时输出虽变为 $0$，但由于 DFF 内部存储环并未被清零，一旦在时钟中途撤销复位信号，原来锁存在环路里的旧数据 $1$ 就会立刻死灰复燃重新传到 $Q$（违反“撤销复位后必须维持 $0$ 直至下个有效时钟沿”的铁律，▶ P31 (3.4) 11:55–13:10）！
异步复位/置位正确实现（双环同时内嵌）	复位信号一到立即改变 $Q$；复位撤销后继续维持复位态直至下个有效 $\text{CK}\uparrow$（▶ P31 (3.4) 13:10）	因为外部异步复位撤销的时刻是随机的——若在 $\text{CK}=1$ 期间撤销，当前驱动 $Q$ 的数据存于主级（Master）环；若在 $\text{CK}=0$ 期间撤销，数据存于从级（Slave）环（▶ P31 (3.4) 13:37–15:24）。故必须同时将 Master 环和 Slave 环内部的反相器替换为组合与非/或非门（NAND/NOR），把主从两个环路的数据一并强制复位（▶ P31 (3.4) 15:24–17:02）！