FUDAN MICROELECTRONICS · 叶凡老师《数字集成电路设计基础》 · 881 CORE

从短沟道 VTC 五区，
到纳秒级同步时序与算术架构。

跟随复旦大学微电子学院叶凡老师《数字集成电路设计基础》全 5 章 46 P（19.04 小时）原课推演：
从门电路可再生性、0.25-μm 短沟道速度饱和模型与反相器驱动链 FO4 出发，掌握互补 CMOS 欧拉路径版图、传输管 Keeper 竞争与多米诺动态级联，贯通 C²MOS/TSPC 寄存器、静态时序分析（STA）与对数延时并行前缀加法器。

开始学习第 1 讲 (P01–P04) 浏览 5 大模块 12 讲全景

全 12 讲专题 · 46 个课堂视频分片 (19:02:06)·47 个穿插式电路/时序交互实验室·47 幅黑板矢量图解与 1.5× 对位回看

V_M \approx \frac{r\,V_{DD}}{1+r},\qquad t_p = 0.69\,R_{eq}C_L,\qquad P_{\text{dyn}} = \alpha_{0\to 1}C_L V_{DD}^2 f_{\text{clk}}

反相器翻转阈值 · 一阶 RC 传播延时 · 动态充放电功率核心方程

课程工程主线可再生性、VTC 五区与 FO4 驱动链对偶图、欧拉路径版图与逻辑努力传输管 Keeper 与多米诺动态逻辑C²MOS 抗时钟偏差与 STA 建立/保持镜像全加器与对数前缀加法器树

THE 12 LECTURES · 5 CHAPTERS · 46 VIDEO PARTS

把 19 小时的晶体管级推演，沉淀为可交互的工程直觉。

每讲聚合 3–6 个紧密关联分片（保留 P01–P46 与 1.1–5.7 双编号），深度联动复旦 881 考纲母题。

LEC 01 · MODULE I (1.1–1.4)

P01–P04 · 4P

第 1 讲 · 门电路可再生性、静态噪声容限与 CMOS 反相器 VTC 精析

P01–P04 (1.1 门电路的可再生性 · 1.2 反相器的静态参数 · 1.3–1.4 CMOS反相器的静态传递特征与参数Ⅰ/Ⅱ)

V_M \approx \frac{r\,V_{DD}}{1+r},\quad NM_H = V_{OH}-V_{IH},\quad NM_L = V_{IL}-V_{OL}

1:31:044 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 02 · MODULE I (1.5–1.8)

P05–P08 · 4P

第 2 讲 · CMOS 反相器的瞬态特性、尺寸优化与大负载驱动链

P05–P08 · 1.5 反相器的瞬态特征～ 1.8 大负载的反相器驱动链

t_p = 0.69\,R_{eq}C_L = t_{p0}\!\left(1 + \frac{f}{\gamma}\right),\quad f_{\text{opt}} \approx 4\text{ (FO4)}

2:00:064 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 03 · MODULE I (1.9–1.13)

P09–P13 · 5P

第 3 讲 · CMOS 功耗机理、工艺等比例缩放与制造版图基础

P09–P13 · 1.9 CMOS电路的动态功耗～ 1.13 CMOS工艺简介Ⅱ

P_{\text{total}} = \alpha_{0\to 1} C_L V_{DD}^2 f_{\text{clk}} + I_{\text{peak}} t_{sc} V_{DD} f_{\text{clk}} + V_{DD} I_{\text{leak}}

2:18:205 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 04 · MODULE II (2.1–2.6)

P14–P19 · 6P

第 4 讲 · 第2章组合逻辑门的设计（上）

开关网络与摩根律泡泡化简 · 互补方程与禁忌状态 · 两级门完备定理 · 平面图对偶与河道水闸证明 · 标准单元版图与同序欧拉路径

F = \overline{\text{PDN}(A,B,\dots)},\quad G_{\text{PUN}} \equiv G_{\text{PDN}}^{*}\text{ (对偶图与欧拉路径)}

2:32:576 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 05 · MODULE II (2.7–2.8)

P20–P21 · 2P

第 5 讲 · 第2章组合逻辑门的设计（下）

最坏情况等效导通电阻尺寸规划 · 静态 CMOS 偏爱 NAND 的物理本质 · 偏斜门与内/外层输入排序 · 串联 N² 二次方延时灾难与逻辑驱动解耦

t_{p} = 0.69\sum_{i} R_{ii} C_i,\quad W_{\text{series},k} = k\cdot W_0

50:233 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 06 · MODULE II (2.9–2.11)

P22–P24 · 3P

第 6 讲 · 传输管逻辑（PTL/CPL/TG）、阈值电压损失补偿与前馈/反馈恢复技术

从单管开关的体效应阈值损失与静态漏电灾难，到前馈互补传输门（TG）全摆幅恒定导通电阻，再到反馈弱 PMOS 电平恢复管的有比竞争约束与长链 Elmore 延时线性化

V_{\max,\text{NMOS}} = V_{DD} - V_{Tn}(V_{SB}),\quad R_{eq,\text{TG}} = R_n \parallel R_p

1:37:123 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 07 · MODULE II (2.12–2.14)

P25–P27 · 3P

第 7 讲 · 有比逻辑（伪 NMOS/DCVSL）、动态预充-求值逻辑与多米诺（Domino）级联

从空间有比（伪 NMOS 分压与差分 DCVSL 双轨正反馈）到时间分相（动态逻辑预充/求值、高阻态电荷分享双区间定理、多米诺与 np-CMOS 级联铁律）

\Delta V_{\text{out}} = -\frac{C_a}{C_a + C_L}V_{DD},\quad \text{Domino: } 0 \to 1 \text{ 单调翻转}

1:24:093 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 08 · MODULE III (3.1–3.4)

P28–P31 · 4P

第 8 讲 · 时序逻辑基础、双稳态锁存器（Latch）与主从边沿触发器（Register）电路实现

P28–P31 (3.1 锁存器与寄存器 · 3.2 锁存器的电路实现 · 3.3 寄存器的电路实现 · 3.4 准静态主从结构寄存器)

Q^{*} = \text{CLK}\cdot D + \overline{\text{CLK}}\cdot Q,\quad T_{\text{ff}} = t_{su} + t_{c\text{-}q}

1:31:514 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 09 · MODULE III (3.5–3.7)

P32–P34 · 3P

第 9 讲 · C²MOS 主从寄存器、TSPC 真单相时钟体系与其他结构寄存器（脉冲触发 / 灵敏放大器基）

P32–P34 (3.5 C²MOS 寄存器 · 3.6 TSPC 寄存器与锁存器 · 3.7 其他结构寄存器)

\text{C}^2\text{MOS: 阻断 }(0,0)/(1,1)\text{ 重叠直通},\quad \text{TSPC 单相时钟驱动}

52:503 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 10 · MODULE IV (4.1–4.5)

P35–P39 · 5P

第 10 讲 · 同步电路击鼓传花模型、建立/保持时间约束与时钟偏斜（Skew）/抖动（Jitter）分析

P35–P39 (4.1 同步电路时序意义 · 4.2 木桶短板效应 · 4.3 建立时间约束 · 4.4 保持时间约束 · 4.5 时钟非理想性与时钟树)

T_{\text{clk}} \ge t_{c\text{-}q} + t_{p,\max} + t_{su} - \delta,\quad t_{cd} \ge t_{\text{hold}} + \delta

1:45:305 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 11 · MODULE V (5.1–5.4)

P40–P43 · 4P

第 11 讲 · 算术运算单元（Ⅰ）：全加器电路、行波进位、进位跳转与流水线加法器

P40–P43 · 第五章 5.1–5.4 节：从 28T 镜像全加器、24T 传输门全加器、G/P/D 三步式曼彻斯特进位链到 O(√N) 进位跳转及流水线重定时割集理论

C_{i} = G_i + P_i C_{i-1},\quad M_{\text{bypass}}^{*} = \sqrt{\frac{N\cdot t_{\text{bypass}}}{2\,t_{\text{carry}}}}

1:24:384 个核心小节6 道 881 辨析题进入讲义 ↗

LEC 12 · MODULE V (5.5–5.7)

P44–P46 · 3P

第 12 讲 · 算术运算单元（Ⅱ）：进位选择加法器、对数延时加法器与其他运算单元

P44–P46 · 第五章 5.5–5.7 节：从双链预计算、平方根进位选择 (√2N)、黑圆点算子与三大对数前缀树 (KS / Sklansky / BK) 到预计算低功耗比较器、CSA 乘法器与桶形移位器

(G_h, P_h) \bullet (G_l, P_l) = (G_h + P_h G_l,\; P_h P_l),\quad t_p = O(\log_2 N)

1:13:063 个核心小节6 道 881 辨析题进入讲义 ↗

PPA TRADE-OFFS & FUDAN 881 SIGNATURES

课堂四大工程思辨与 881 反例坐标

数字集成电路从不追求单一指标极致，而是在速度、功耗、面积与抗噪容限（PPA）之间寻找精密平衡。

为什么 $V_M$ 对 $W_p/W_n$ 钝感是高速设计的福音？

在 0.25-μm 短沟道下， $W_p/W_n=3.5$ 才实现 $V_M=V_{DD}/2$ 对称；但因为 $V_M$ 对尺寸比极不敏感，将比例下调至 $\approx 1.5\text{–}2$ 仅牺牲极小噪声容限，却能大幅降低输入电容并显著缩短传播延时（第 1–2 讲）。

为什么 $V_{in}=0$ 时 $I_{Dp}=0$ ，PMOS 却在线性区而非截止区？

工作区由沟道是否反型（ $|V_{GS}| > |V_{Tp}|$ ）与漏源电压决定。 $V_{in}=0$ 时 $|V_{GSp}|=V_{DD}>|V_{Tp}|$ ，导电沟道完全开启； $I_{Dp}=0$ 仅因容性负载稳态下 $V_{DSp}=0$ 无电势差，故处于深线性区（第 1 讲 1.3 节）。

为什么动态逻辑不能直接级联，必须用 Domino？

求值沿到来瞬间，所有动态门输出初态均为预充高电平 $1$ ，直接驱动下级下拉网会在前级完成放电前误导通泄放电荷；插入静态反相器构成 Domino 门使求值初态全为 $0$ ，从而根治竞争（第 7 讲）。

Setup 违例可降频自救，Hold 违例流片即报废

建立约束 $T_c \ge t_{pcq}+t_{pd}+t_{setup}-\delta$ 含周期 $T_c$ ，违例时调慢时钟即可工作；保持约束 $t_{ccq}+t_{cd} \ge t_{hold}+\delta$ 与 $T_c$ 完全无关，一旦同沿数据追尾覆盖，任何频率下均失效（第 10 讲）。

SEARCH ACROSS 12 LECTURES (46 PARTS)

带着一个电路拓扑或 881 考点回来。

支持检索全 12 讲的器件方程、版图欧拉路径、时序违例判据与课堂反例，直接跳转到对应段落与原课分片。

从短沟道 VTC 五区，到纳秒级同步时序与算术架构。