第 5 讲 · 第2章 组合逻辑门的设计（下）

• 在前一讲完成了组合逻辑门的晶体管级拓扑综合与标准单元棒图之后，我们在 ▶ P20 (2.7) 00:00–02:05 迎来了定量电路设计的首要问题：一个复杂 CMOS 逻辑门中各个 PMOS 和 NMOS 的尺寸（沟道宽度 $W$）应该设置多大？ 回顾第 1 章 1.7 节的基准单位反相器（Unit Inverter）：由于空穴迁移率约为电子迁移率的一半（$\mu_n \approx 2\mu_p$），我们将单位 NMOS 的归一化宽度定为 $W_{n0} = 1$（其导通电阻为 $R_n = R_m$，栅极输入电容为 $1\cdot C_i$），将单位 PMOS 的归一化宽度定为 $W_{p0} = 2$（其导通电阻同样为 $R_p = R_m$，栅极输入电容为 $2\cdot C_i$）。

• 此时，单位反相器对外呈现的基准扇入电容（Fan-in Capacitance）为 $C_{\text{in,INV}} = (1 + 2)C_i = 3C_i$，自驱动一级反相器的外部 RC 乘积为 $3 R_m C_i$。

• 当我们设计多输入逻辑门（如 NAND2、NOR2 或任意复合门）时，靠什么标准来确定管子尺寸？工业界通用的黄金准则是最坏情况等效导通电阻相等准则（Worst-Case Equivalent Resistance Matching， ▶ P20 (2.7) 02:05–08:56 ）：要求复杂门在最慢（最坏）导通组合下的上拉等效电阻 $R_{\text{PUN,worst}}$ 与下拉等效电阻 $R_{\text{PDN,worst}}$，分别等于单位反相器的上拉电阻 $R_p$ 与下拉电阻 $R_n$！ 让我们以二输入与非门 NAND2（▶ P20 (2.7) 02:05–05:45）为例推导：① 上拉网络 PUN（2 个 PMOS 并联）：共有 3 种导通输入组合——当 $(A,B)=(0,1)$ 或 $(1,0)$ 时，仅有 1 个 PMOS 单独导通，等效电阻为单管电阻 $R_{p,\text{NAND2}}$；当 $(A,B)=(0,0)$ 时，2 个 PMOS 同时并联导通，等效电阻降为 $R_{p,\text{NAND2}}/2$（速度比单管导通快一倍）。

• 按最坏情况（单支路导通）保底，只需令单管电阻等于单位反相器的 $R_p$，故每个 PMOS 的归一化尺寸保持 $W_p = 2$ 不变！② 下拉网络 PDN（2 个 NMOS 串联）：唯有 $(A,B)=(1,1)$ 时两个串联 NMOS 同时导通，总下拉电阻为两管之和 $2 R_{n,\text{NAND2}}$。

• 要令总电阻等于单位反相器的 $R_n$，每个串联 NMOS 的电阻必须减半（$R_{n,\text{NAND2}} = R_n/2$），由于导通电阻与沟道宽度成反比（$R \propto 1/W$），每个串联 NMOS 的尺寸必须翻倍至 $W_n = 1 \times 2 = 2$！

同理分析二输入或非门 NOR2（▶ P20 (2.7) 06:08–08:20）：其下拉网为 2 个 NMOS 并联，最坏单管导通下每个 NMOS 尺寸保持 $W_n = 1$ 不变；其上拉网为 2 个 PMOS 串联，为了使串联总电阻不劣化，每个 PMOS 尺寸必须在基准 $2$ 的基础上翻倍至 $W_p = 2 \times 2 = 4$！由此叶凡老师在 ▶ P20 (2.7) 08:20–09:21 提炼出适用于一切串并联网络（无论 PMOS 还是 NMOS）的尺寸规划八字真言：“串联乘 $k$，并联不变”——即 $k$ 个子支路串联时，为了平摊电阻，每个串联分段的等效宽度要求必须乘以串联层数 $k$；而多个子支路并联时，按最坏单支路导通考核，每个并联支路的等效宽度要求保持不变：

$$W_{\text{series}}(k\text{ stages}) = k \cdot W_{\text{base}}, \qquad W_{\text{parallel}}(m\text{ branches}) = 1 \cdot W_{\text{base}} \qquad (W_{\text{base,N}} = 1,\; W_{\text{base,P}} = 2)$$

逻辑门 / 复合门输入端口	下拉网 NMOS 归一化宽度 $W_n$	上拉网 PMOS 归一化宽度 $W_p$	单端口扇入电容 $C_{\text{in}} = (W_n+W_p)C_i$	逻辑努力 $g = C_{\text{in}} / (3C_i)$	总晶体管宽度面积 $\sum(W_n+W_p)$
基准反相器（INV）	$1$（单管）	$2$（单管）	$3C_i$（基准 $1\times$）	$1$	$3$
二输入与非门（NAND2）	$2$（2 管串联）	$2$（2 管并联）	$4C_i$	$4/3 \approx 1.33$	$2\times 4 = 8$
二输入或非门（NOR2）	$1$（2 管并联）	$4$（2 管串联）	$5C_i$	$5/3 \approx 1.67$	$2\times 5 = 10$
$x$ 输入与非门（NAND$x$）	$x$（$x$ 管串联）	$2$（$x$ 管并联）	$(x + 2)C_i$	$(x+2)/3$	$x(x+2) = x^2 + 2x$
$x$ 输入或非门（NOR$x$）	$1$（$x$ 管并联）	$2x$（$x$ 管串联）	$(2x + 1)C_i$	$(2x+1)/3$	$x(2x+1) = 2x^2 + x$
母题 $F=\overline{A(B+C)+D}$ 各端口	$(W_A,W_B,W_C,W_D)_n = (2,2,2,1)$	$(W_A,W_B,W_C,W_D)_p = (4,8,8,4)$	$C_A=6, C_B=C_C=10, C_D=5\;(C_i)$	$g_A=2, g_{B,C}=10/3, g_D=5/3$	$\sum W_n=7, \sum W_p=24$（总 $31$）

如何对任意复杂的复合门进行尺寸标注？叶凡老师在 ▶ P20 (2.7) 09:21–11:24 以四输入母题 $F = \overline{A\cdot(B+C)+D}$ 演示了自顶向下逐层分解（或自底向上折算）法：

• 下拉网络 PDN（总目标等效宽度 $= 1$）：最外层是左支路 $A\text{—}(B\parallel C)$ 与右支路 $D$ 并联。按“并联不变”，右支路单管 $D$ 的尺寸直接定为 $W_n(D) = 1$；左支路整体也需要提供等效宽度 $1$。进入左支路内部，它是单管 $A$ 与并联块 $(B\parallel C)$ 的二层串联！按“串联乘 $2$”，上半部单管 $A$ 翻倍为 $W_n(A) = 2$，下半部并联块 $(B\parallel C)$ 整体也需要达到等效宽度 $2$；再进入 $(B\parallel C)$ 内部，因 $B$ 与 $C$ 并联（“并联不变”），故 $W_n(B) = W_n(C) = 2$！

• 上拉网络 PUN（总目标等效宽度 $= 2$）：最外层是上半部并联块 $[A \parallel (B\text{—}C)]$ 与下半部单管 $D$ 的二层串联！按“串联乘 $2$”，下半部单管 $D$ 在基准 $2$ 上翻倍为 $W_p(D) = 2 \times 2 = 4$，同时上半部并联块整体也必须达到等效宽度 $4$。进入上半部并联块，左支路单管 $A$ 与右支路并联（“并联不变”），故 $W_p(A) = 4$；而右支路内部又是 $B$ 与 $C$ 的二层串联，必须在 $4$ 的基础上再次翻倍，得出 $W_p(B) = W_p(C) = 4 \times 2 = 8$！

• 把同一输入信号连接的 NMOS 宽度与 PMOS 宽度相加，就得到了该输入端口对外呈现的扇入电容（即逻辑努力 Logical Effort 的分子， ▶ P20 (2.7) 10:51–15:46 ）：在母题中，$C_A = (2+4)C_i = 6C_i$，$C_B = C_C = (2+8)C_i = 10C_i$，$C_D = (1+4)C_i = 5C_i$。

• 观察上表中的 $x$ 输入通用公式（注：视频 ▶ P20 (2.7) 12:30 板书推导 $x$ 输入 NAND 单端电容时口误写成 $x+1$，实为 $W_n + W_p = x + 2$，课堂核心结论完全成立）：当 $x=4$ 时，NAND4 单端电容为 $(4+2)C_i = 6C_i$（总管宽 $24$），而 NOR4 单端电容高达 $(2\times 4+1)C_i = 9C_i$（总管宽 $36$）！叶凡老师在 ▶ P20 (2.7) 15:46–19:27 由此总结出数字 IC 选型的底层逻辑：因为串联会导致管宽成倍膨胀与负载电容恶化，我们最讨厌串联；但在静态互补 CMOS 中上下拉必有一侧串联，两害相权取其轻，只能选择在基准尺寸较小的 NMOS（$1$）侧串联，绝不在基准尺寸较大的 PMOS（$2$）侧串联——这就是静态 CMOS 永远优先选用 NAND 而淘汰大扇入 NOR 的根本原因！反之，一旦到了只有 NMOS 下拉网的有比逻辑（Pseudo-NMOS）或动态逻辑中，选用下拉并联的 NOR 门即可彻底消灭串联，使所有管宽恒保持最小值 $1$：

$$C_{\text{in,NAND}x} = (x + 2)C_i \;\ll\; C_{\text{in,NOR}x} = (2x + 1)C_i \quad (x \ge 2) \;\Longrightarrow\; \text{Static CMOS Prefers NAND; Ratioed/Dynamic Prefers NOR!}$$

【例题 5.1】（复杂 OAI 复合门的尺寸规划与端口扇入电容计算，对应 ▶ P20 (2.7) 09:21–11:24） 设基准反相器尺寸为 $W_{n0}=1, W_{p0}=2$，单位栅电容为 $C_i$。现用单级静态互补 CMOS 实现四输入或与非门（OAI211）$Y = \overline{(A+B)\cdot C\cdot D}$。试求所有 8 个晶体管的归一化宽度 $(W_A,W_B,W_C,W_D)_n$ 与 $(W_A,W_B,W_C,W_D)_p$，并计算四个输入端口各自的扇入电容与逻辑努力 $g_k$。

【详解】 ① 下拉网络 PDN（基准 $1$）：由并联块 $(A\parallel B)$、单管 $C$、单管 $D$ 构成三层串联！按“串联乘 $3$、并联不变”，单管 $C$ 与 $D$ 宽度乘 $3$ 得 $W_n(C) = W_n(D) = 3$；并联块 $(A\parallel B)$ 整体也需达到等效宽度 $3$，故 $W_n(A) = W_n(B) = 3$。即 $(W_A,W_B,W_C,W_D)_n = (3, 3, 3, 3)$。② 上拉网络 PUN（基准 $2$）：由串联支路 $(A\text{—}B)$、单管 $C$、单管 $D$ 构成三支路并联！按“并联不变”，单管 $C$ 与 $D$ 保持基准宽度 $W_p(C) = W_p(D) = 2$；左支路 $A$ 与 $B$ 为二层串联，在基准 $2$ 上翻倍得 $W_p(A) = W_p(B) = 4$。即 $(W_A,W_B,W_C,W_D)_p = (4, 4, 2, 2)$。③ 扇入电容与逻辑努力：

• 端口 $A, B$：$C_{\text{in},A} = C_{\text{in},B} = (3 + 4)C_i = 7C_i$，逻辑努力 $g_A = g_B = 7/3$；
• 端口 $C, D$：$C_{\text{in},C} = C_{\text{in},D} = (3 + 2)C_i = 5C_i$，逻辑努力 $g_C = g_D = 5/3$。

【例题 5.2】（并联支路同时导通时的实际驱动加速比分析，对应 ▶ P20 (2.7) 03:20–05:45） 在按最坏情况尺寸规划好的二输入与非门 NAND2（$W_n=2, W_p=2$）中，设输出端驱动总负载电容为 $C_L$。试对比输入从 $(1,1)\to(0,1)$（单输入翻转上拉）与从 $(1,1)\to(0,0)$（双输入同时翻转上拉）两种情况下的上拉等效导通电阻与输出上升沿延时 $t_{pLH}$ 之比。

【详解】 ① 单路导通（最坏情况 $(1,1)\to(0,1)$）：PUN 中仅 $M_{pA}$ 一个 PMOS 导通（$W_p=2$），上拉等效电阻为 $R_{\text{PUN},1} = R_p = R_m$，上升延时为 $t_{pLH,\text{worst}} = 0.69 R_m C_L$。② 双路同时导通（最好情况 $(1,1)\to(0,0)$）：PUN 中 $M_{pA}$ 与 $M_{pB}$ 两个 $W_p=2$ 的 PMOS 同时并联导通，等效沟道宽度变为 $2+2=4$，上拉等效电阻减半为 $R_{\text{PUN},2} = R_m / 2$，上升延时缩短为 $t_{pLH,\text{best}} = 0.69 (R_m/2) C_L = \frac{1}{2} t_{pLH,\text{worst}}$！这正是叶凡老师在 ▶ P20 (2.7) 04:10 强调的：按最坏单支路设计保证了时序下限（Hold/Setup 安全），而多支路同时导通只会让电路比预期更快（在深亚微米静态时序分析 STA 中，这两种跳变分别对应 Late Mode 最坏延时与 Early Mode 最快延时）。

在 2.7 节中，我们的尺寸规划默认了一个对称假设：认为上升沿 $t_{pLH}$ 与下降沿 $t_{pHL}$ 同等重要、且所有输入信号同时到达。但在真实的芯片时序收敛中，往往只有某一个跳变沿或某一条关键路径决定最高主频！叶凡老师在 ▶ P21 (2.8) 00:00–05:48 首先传授了技巧一：优化特定转换边沿——偏斜门（Skewed Gates）。 假设某电路节点只对输出从 $0 \to 1$ 的上升沿延时 $t_{pLH}$ 敏感（例如上升沿触发的时钟或复位网络），而对下降沿 $t_{pHL}$ 并不关心。此时我们该如何修改尺寸？

• 高偏斜门（HI-Skew Gate，优先生命线为上升沿， ▶ P21 (2.8) 01:45–04:10 ）：做法 A 是保持上拉网 PUN 尺寸不变（如反相器 $W_p=2$），而把下拉网 PDN 的 NMOS 尺寸缩小一半（如 $W_n=0.5$）！为什么缩小 NMOS 反而能让 PMOS 上拉变得更快？因为缩小 NMOS 不仅直接减小了本级输出端的漏极本征寄生电容，还减小了对前级门的扇入负载电容（从 $3C_i$ 降为 $2.5C_i$），在保持上拉电流不变的前提下实现了无代价加速！做法 B 则是保持 PDN 不变（$W_n=1$）而把 PUN 尺寸加倍（$W_p=4$）。叶凡老师指出（▶ P21 (2.8) 04:53）：做法 A（$W_p:W_n = 2:0.5$）与做法 B（$W_p:W_n = 4:1$）的 P/N 宽度比完全相同（均为 $4:1$），二者仅整体缩放系数相差 2 倍，本质完全等价。
• 低偏斜门（LO-Skew Gate，优先加速下降沿 $t_{pHL}$， ▶ P21 (2.8) 04:10–05:48 ）：反之，若只关心输出 $1 \to 0$ 的下降沿，则保持下拉网 PDN 尺寸不变（$W_n=1$），而将上拉网 PUN 的 PMOS 尺寸缩小一半（$W_p=1$，或将 PDN 加倍至 $W_n=2, W_p=2$），大幅削减 PMOS 带来的庞大寄生电容！

紧接着，叶凡老师在 ▶ P21 (2.8) 05:48–15:52 揭开了 2.3 节留下的“串联支路上下非对称”悬念，引出技巧二：优化特定输入到输出的延时——内层输入（Inner Input）与外层输入（Outer Input）重排！ 观察二输入与非门 NAND2 下拉网中串联的两个 NMOS：上方紧挨着输出端 $Y$ 的管子 $A$ 称为内层输入（Inner Input），下方紧挨着地轨 $\text{GND}$ 的管子 $B$ 称为外层输入（Outer Input），两管相连的中间节点记为 $X$（▶ P21 (2.8) 07:35–09:21）。由于每个晶体管的源区和漏区都是反偏 PN 结，除了输出端 $Y$ 存在较大的本征总电容（课堂定量设为 $6C$，含两管并联 PMOS 漏端 $4C$ 与顶管 NMOS 漏端 $2C$）外，串联中间节点 $X$ 对衬底也存在不可忽略的寄生结电容（设为 $2C$）！现在对比两种截然不同的放电场景（▶ P21 (2.8) 09:45–12:13）：

1. 场景甲：外层输入 $B$ 早就等于 $1$（早到信号），内层输入 $A$ 最后从 $0 \to 1$ 翻转（晚到信号）。因为在 $A$ 翻转之前，底下的管子 $B$ 早就导通了，它已经提前把中间节点 $X$ 的电荷彻底放光（$V_X = 0\text{ V}$）！所以当内层管 $A$ 导通的瞬间，只需要对输出端 $Y$ 的 $6C$ 电容放电，延时最小（最快）！
2. 场景乙：内层输入 $A$ 早就等于 $1$（早到信号），外层输入 $B$ 最后从 $0 \to 1$ 翻转（晚到信号）。因为在 $B$ 翻转之前，上面的管子 $A$ 一直导通，输出端 $Y$ 的高电平通过 $A$ 提前把中间节点 $X$ 也充到了高电平（严格说是 $V_{DD}-V_{Tn}$）！所以当外层管 $B$ 最终导通时，它必须同时把输出端 $6C$ 和中间节点 $2C$（共计 $6C + 2C = 8C$）的电荷全部放光，延时显著变慢！ 由此诞生了高速单元版图与综合的黄金铁律（▶ P21 (2.8) 12:13–13:43）：越靠近输出端的内层输入（Inner Input）延时越快，越靠近电源/地轨的外层输入（Outer Input）延时越慢；在逻辑综合时，必须把关键路径上最晚到达的信号（如加法器中的进位输入 $C_{\text{in}}$）连接在最靠近输出端 $F$ 的内层晶体管上！

优化维度 / 技巧名称	物理操作与电路调整方案	核心物理机制 / 数学根据	延时与面积收益	典型工程应用场景（▶ P21 (2.8) 00:00–28:58）
技巧一：偏斜门（HI-Skew / LO-Skew）	缩小非关键边沿管宽（如 HI-Skew 令 $W_p=2, W_n=0.5$）	保持关键边沿驱动电流不变，削减本征与扇入电容	关键边沿加速 $15\%\sim 25\%$，面积与功耗同步下降	单相时钟树、动态逻辑求值链、复位释放路径
技巧二：内/外层输入重排（Pin Ordering）	将最晚到达的关键信号接在最靠近输出 $Y$ 的内层管	外层早到管提前将内部节点 $X$（$2C$）预放电，内层仅放 $6C$	零面积、零功耗代价直接削减关键路径延时	行波进位加法器（将晚到的 $C_{\text{in}}$ 置顶靠近 $C_{\text{out}}$）
技巧三：限制串联层数（$N \le 4$）	将大扇入串联拆分为多级（如 AND8 拆为 NAND4 + NOR2）	串联分布 RC 含 $\frac{1}{2}RC_p N^2$ 二次方延时项	避免 $N>4$ 时本征延时按 $N^2$ 失控爆炸	译码器、宽位宽比较器（NAND4+NOR2 两级最优折中）
技巧四：逻辑与大负载驱动解耦（方案 E）	复杂逻辑门保持 $1\times$ 最小尺寸，末尾串接反相器链放大	反相器无串联惩罚（$g=1$），避免复杂门放大 $100\times$ 撑爆面积	仅牺牲微不足道的延时，节省 $60\%+$ 面积与动态功耗	片上总线驱动、大扇出时钟使能、I/O 缓冲前级

进入 ▶ P21 (2.8) 15:52–24:56，叶凡老师用严谨的分布 RC 线性叠加法（Elmore Delay Approximation）推导了技巧三：为什么单级串联严禁超过 4 层（$N \le 4$）？ 以四输入与非门 NAND4 的下拉网络为例（▶ P21 (2.8) 16:22–19:14）：从地轨 $\text{GND}$ 向上到输出端 $Y$ 依次串联了 4 个导通电阻均为 $R$ 的 NMOS 管，3 个内部源漏节点的对地寄生电容均为 $C_1 = C_2 = C_3 = C_p$，输出端总负载电容为 $C_L$。当 4 个管子同时导通放电时，利用线性 RC 网络的叠加定理（每次只保留一个电容，计算它到 $\text{GND}$ 所经历的串联总电阻）：

• 输出电容 $C_L$ 流经全部 4 个电阻，贡献延时项 $4 R C_L$；
• 最上方内部节点 $C_3$ 流经底下 3 个电阻，贡献 $3 R C_p$；中段 $C_2$ 流经底下 2 个电阻，贡献 $2 R C_p$；最下方内部节点 $C_1$ 仅流经最底端 1 个电阻，贡献 $1 R C_p$。 将所有项相加并推广到 $N$ 个晶体管串联的一般情形（▶ P21 (2.8) 19:14–21:33），总放电延时正比于：

$$t_{pHL}(N) \propto N R C_L + \bigl[1 + 2 + \cdots + (N-1)\bigr] R C_p = N R C_L + \frac{N(N-1)}{2} R C_p = R\Bigl(C_L - \frac{1}{2}C_p\Bigr) N + \underbrace{\frac{1}{2} R C_p N^2}_{\text{Quadratic Penalty!}}$$

上式揭示了数字集成电路中最著名的串联二次方延时灾难：由于等差数列求和 $1+2+\cdots+(N-1) = N(N-1)/2$，串联延时中不可避免地出现了关于串联层数 $N$ 的二次方项 $\frac{1}{2} R C_p N^2$！一旦 $N > 4$（例如 $N=8$ 时 $N^2 = 64$），二次方项就会彻底压倒线性项，导致门延时急剧恶化！ 因此，当我们需要实现 8 输入与门（AND8， ▶ P21 (2.8) 21:33–24:56 ）时，面临三种架构的精彩博弈：① 方案 A（NAND8 + INV，共 2 级）：虽然门级数最少，但第一级 NAND8 包含 8 个 NMOS 串联（$N=8 > 4$），二次方延时灾难使其慢如蜗牛（仅适合对速度毫无要求、纯粹追求极小面积的场合）；② 方案 C（NAND2 → NOR2 → NAND2 → INV，共 4 级二叉树）：虽然每一级最多只有 2 层串联（单级最快），但总级数拉长到了整整 4 级，级间固有延时累加反而得不偿失；③ 方案 B（2 个 NAND4 + 1 个 NOR2，共 2 级， ▶ P21 (2.8) 23:10 ）：第一级用两个 4 输入与非门 NAND4 并行处理前 4 位与后 4 位，第二级用一个 2 输入或非门 NOR2 汇总（由摩根律 $\overline{\overline{A B C D} + \overline{E F G H}} = A B C D E F G H$）！方案 B 既保持了 2 级最少逻辑级数，又将最大串联层数精准控制在工程红线 $N = 4$ 以内，成为高速设计的黄金折中！

在本节最后（▶ P21 (2.8) 24:56–28:58），叶凡老师结合第 1 章 1.8 节的反相器链最佳级数理论，探讨了技巧四：当多级组合逻辑的末端需要驱动一个 $10000\times$ 的巨型外部负载电容时，应该如何分配各级尺寸？

• 方案 D（逻辑与驱动合二为一， ▶ P21 (2.8) 25:20–26:44 ）：既然共有 4 级逻辑门且总扇出为 $10000$，按每级扇出 $f = 10000^{1/4} = 10$，直接把第 1～4 级复杂逻辑门（NAND/NOR）依次设计为 $1\times \to 10\times \to 100\times \to 1000\times$ 尺寸（这也是经典逻辑努力教材常写的理论最优解）。但叶凡老师一针见血地指出其工程弊端：NAND 和 NOR 门本身就带有串联加倍惩罚（单个 NAND2 管宽之和为 $8$，NOR2 为 $10$），把一个多输入复杂门放大 $100$ 倍甚至 $1000$ 倍，会导致芯片面积与动态功耗发生恐怖的膨胀！
• 方案 E（逻辑归逻辑、驱动归驱动，叶凡老师工程首选， ▶ P21 (2.8) 26:44–28:58 ）：让前面所有的复杂逻辑门一律保持 $1\times$ 最小尺寸（只专心完成布尔逻辑运算，绝不承担功率放大任务），而在逻辑门的最后输出端，专门挂载一串轻量级反相器链（$10\times \to 100\times \to 1000\times$）来驱动 $10000\times$ 负载！因为反相器完全没有串联惩罚（基准总管宽仅为 $3$，逻辑努力 $g=1$），用反相器做大尺寸驱动器比用复杂门省下成倍的硅片面积与功耗，而总延时仅比方案 D 慢微不足道的一丁点：

$$\text{Heavy Load Driving }(F = 10^4): \quad \underbrace{\text{Logic Gates at } 1\times\text{ Min Size}}_{\text{Minimal Area \& Power}} \;+\; \underbrace{\text{Tapered Inverter Chain }(10\times \to 100\times \to 1000\times)}_{\text{Optimal Current Buffer }(g=1)}$$

【例题 5.3】（串联栈内/外层输入放电电荷量与 Elmore 延时定量对比，对应 ▶ P21 (2.8) 07:35–12:13） 在二输入与非门 NAND2 中，设每个串联 NMOS 的导通电阻为 $R$，串联中间节点 $X$ 的对地寄生结电容为 $C_X = 2C$，输出端 $Y$ 的总电容为 $C_Y = 6C$。分别用 Elmore 延时公式计算：(1) 外层管 $B$ 早已导通（$V_X=0$）、内层管 $A$ 最后翻转时的放电时间常数 $\tau_{\text{inner}}$；(2) 内层管 $A$ 早已导通（$V_X=V_{DD}$）、外层管 $B$ 最后翻转时的放电时间常数 $\tau_{\text{outer}}$，并求外层比内层慢了多少百分比。

【详解】 ① 内层输入 $A$ 最后翻转（$V_X$ 初值为 $0$）：此时中间节点电容 $C_X = 2C$ 上原本就没有电荷（无需放电），只有输出端电容 $C_Y = 6C$ 通过两个串联电阻 $(R_A + R_B) = 2R$ 向地放电，故 Elmore 时间常数为：

$$\tau_{\text{inner}} = (R_A + R_B) C_Y = 2R \times 6C = 12 R C$$

② 外层输入 $B$ 最后翻转（$V_X$ 初值为高电平）：此时输出电容 $C_Y = 6C$（流经 $2R$）与中间节点电容 $C_X = 2C$（仅流经底管电阻 $R_B = R$）必须同时放电！按分布 RC 叠加定理（或按课堂简化总电荷视角 $(6C+2C)$）：精确 Elmore 时间常数为 $\tau_{\text{outer,Elmore}} = 2R \times 6C + R \times 2C = 14 R C$（若按单等效电阻放电总电容 $6C+2C=8C$ 计，则增幅达 $8C/6C - 1 = 33.3\%$；即便按精确 Elmore 计，外层输入也比内层输入慢了 $(14-12)/12 = 16.7\%$）！因此关键路径晚到信号必须接内层端口 $A$。

【例题 5.4】（8 输入与门 AND8 三种实现方案的晶体管总面积与最大串联层数对比，对应 ▶ P21 (2.8) 21:33–24:56） 分别计算实现 8 输入与门 AND8 的三种方案在按 2.7 节最坏情况等效电阻规划尺寸后的总归一化晶体管宽度 $\sum(W_n+W_p)$：(1) 方案 A：NAND8 + INV；(2) 方案 B：2 个 NAND4 + 1 个 NOR2；(3) 方案 C：4 个 NAND2 + 2 个 NOR2 + 1 个 NAND2 + 1 个 INV。

【详解】 查 2.7 节尺寸公式（INV 总宽 $3$，NAND$x$ 总宽 $x(x+2)$，NOR$x$ 总宽 $x(2x+1)$）：

1. 方案 A（NAND8 + INV）：NAND8 中 8 个 NMOS 串联，每个 $W_n=8$，PMOS $W_p=2$，单门总宽 $= 8\times(8+2) = 80$；加上末级 INV（$3$），总宽度 $= 80 + 3 = 83$，且最大串联层数高达 $N=8$（二次方延时 $N^2=64$ 极慢）！
2. 方案 B（2 个 NAND4 + 1 个 NOR2）：每个 NAND4 总宽 $= 4\times(4+2) = 24$（两个共 $48$），末级 NOR2 总宽 $= 2\times(4+1) = 10$；全电路总宽度仅为 $48 + 10 = 58$！不仅最大串联层数降为 $N=4$（速度比方案 A 快数倍），连总晶体管面积都比方案 A 减小了 $30\%$！
3. 方案 C（4 级树）：$4\times\text{NAND2}(32) + 2\times\text{NOR2}(20) + 1\times\text{NAND2}(8) + 1\times\text{INV}(3) = 63$，级数多达 4 级。 由此定量证明：方案 B（2×NAND4 + NOR2）在级数（2 级）、串联层数（$\le 4$）与总面积（$58$）三个维度上实现了完胜！

• 在数字集成电路课程考试与复旦 881 专业课真题中，第 2 章的知识从不孤立考查，而是以“给定布尔函数或版图棒图，同步完成对偶电路构建、最坏情况尺寸标注、关键路径引脚重排（Pin Ordering）与同序欧拉路径连续棒图设计”的综合大题形式出现。

• 本节我们首先完整拆解叶凡老师在 ▶ P21 (2.8) 13:43–15:52 详细板书的第一个综合案例：三输入或与非门 $F = \overline{A \cdot (B + C)}$ 的四拓扑关键路径定制。

• 观察 $F = \overline{A\cdot(B+C)}$ 的串并联结构：其上拉网络 PUN 由左支路单管 $A$ 与右支路串联管 $(B\text{—}C)$ 并联而成（右支路内部 $B$ 和 $C$ 上下串联，有 2 种上下次序）；其下拉网络 PDN 由单管 $A$ 与并联块 $(B\parallel C)$ 串联而成（单管 $A$ 与并联块 $(B\parallel C)$ 之间也有 2 种上下次序）。

• 将上拉的 2 种排列与下拉的 2 种排列自由组合，就产生了下表所示的 $2 \times 2 = 4$ 种逻辑完全等价、但瞬态时序与节点寄生电容截然不同的电路拓扑（▶ P21 (2.8) 13:43–15:52）：

拓扑编号（▶ P21 (2.8) 13:43）	上拉网 PUN 右支路排列（上 $V_{DD} \to$ 下 $F$）	下拉网 PDN 串联排列（上 $F \to$ 下 $\text{GND}$）	输出节点 $F$ 直接连接的晶体管漏端数	上下拉同时处于最内层（最快）的输入信号
拓扑一（左一）	上 $B$、下 $C$（$C$ 紧贴 $F$）	上 $(B\parallel C)$（$B,C$ 紧贴 $F$）、下 $A$	4 个（PMOS $A,C$ + NMOS $B,C$）	信号 $C$ 最快（适合 $C$ 为最晚到达关键信号）
拓扑二（左二）	上 $C$、下 $B$（$B$ 紧贴 $F$）	上 $(B\parallel C)$（$B,C$ 紧贴 $F$）、下 $A$	4 个（PMOS $A,B$ + NMOS $B,C$）	信号 $B$ 最快（适合 $B$ 为最晚到达关键信号）
拓扑三（右二）	上 $B$、下 $C$（$C$ 紧贴 $F$）	上 $A$（$A$ 紧贴 $F$）、下 $(B\parallel C)$	仅 3 个（PMOS $A,C$ + NMOS $A$，本征电容更小！）	信号 $A$ 最快（且 $C$ 次快，$B$ 最慢）
拓扑四（右一）	上 $C$、下 $B$（$B$ 紧贴 $F$）	上 $A$（$A$ 紧贴 $F$）、下 $(B\parallel C)$	仅 3 个（PMOS $A,B$ + NMOS $A$，本征电容更小！）	信号 $A$ 最快（且 $B$ 次快，$C$ 最慢）

• 上表展现了晶体管级定制设计的精妙之处：在逻辑综合阶段，静态时序分析（STA）工具会算出前级送来的三个信号 $A, B, C$ 各自的到达时间（Arrival Time）。
• 如果发现 $C$ 是经过长路径最晚到达的信号，我们就选用拓扑一；如果发现 $A$ 是最晚到达的信号（或者三个信号同时到达，单纯追求输出节点 $F$ 的本征寄生电容最小），我们就选用拓扑三或拓扑四（因为此时输出节点 $F$ 只挂了 3 个晶体管的漏区，比拓扑一/二少了一个 NMOS 漏端结电容）！而且，无论是这 4 种拓扑中的哪一种，作为三输入单级门，它们都 100% 存在同序欧拉路径（例如栅序 B–C–A 或 A–B–C），绝不会牺牲版图有源区的连续性！

接下来，我们复盘 ▶ P20 (2.7) 19:27–20:26 留下的两级级联复合门棒图与尺寸综合压轴题：题目给出了一幅包含 4 根垂直多晶硅栅的标准单元棒图，要求识别电路结构并规划所有晶体管尺寸。

1. 第一步：逆向提取两级拓扑（▶ P20 (2.7) 19:27）。观察棒图可见，左起前 3 根垂直多晶硅栅对应外部输入 $A, B, C$，它们在 P 区和 N 区通过连续有源区构成第一级三输入复合门，其输出节点记为内部金属线 $X$；而第 4 根垂直多晶硅栅并没有接外部引脚，而是直接由第一级的输出金属线 $X$ 驱动，其右侧源漏区输出最终信号 $\text{Out}$！显然，这是一个将“第 1 级三输入反相复合门 + 第 2 级输出反相器（INV）”合封在同一个标准单元内的同相输出宏单元（例如实现 $\text{Out} = (A+B)\cdot C$ 或 $A\cdot B + C$）！
2. 第二步：分层规划最坏情况尺寸（▶ P20 (2.7) 19:50）。以第一级实现 $X = \overline{(A+B)\cdot C}$、第二级实现 $\text{Out} = \overline{X} = (A+B)\cdot C$ 为例：
   • 第 2 级输出反相器（第 4 根栅）：若按单位驱动能力 $1\times$ 设计，直接取标准尺寸 $W_{n4} = 1,\; W_{p4} = 2$（若需驱动更大外部负载 $k\times$，则取 $W_{n4}=k, W_{p4}=2k$）；
   • 第 1 级三输入门（前 3 根栅）：PDN 中 $(A\parallel B)$ 与 $C$ 二层串联，按“串联乘 $2$、并联不变”，得 $W_n(A) = W_n(B) = W_n(C) = 2$；PUN 中 $(A\text{—}B)$ 串联支路与单管 $C$ 并联，得 $W_p(A) = W_p(B) = 4,\; W_p(C) = 2$。
3. 第三步：级间连续有源区无缝拼接。由于第 1 级门和第 2 级反相器都需要连接 $V_{DD}$ 和 $\text{GND}$，只要将第 1 级欧拉路径的终点设计为 $V_{DD}$（P 侧）和 $\text{GND}$（N 侧），就能与第 4 根栅（反相器的源端 $V_{DD}/\text{GND}$）直接共享有源区接触孔，全单元 4 根栅从左到右无需任何有源区剪断！

$$\text{Two-Stage Macro Cell } \text{Out} = (A+B)\cdot C:\quad \text{Stage 1 OAI21 } \bigl[W_n=(2,2,2),\; W_p=(4,4,2)\bigr] \;\xrightarrow{\text{Internal Node } X}\; \text{Stage 2 INV } \bigl[W_n=1,\; W_p=2\bigr]$$

最后，我们将第 2 章全章精髓浓缩为攻克复旦 881 复杂 CMOS 门大题的四步闭环黄金流程（同时补充进阶设计中的串联栈渐进缩放 Progressive Sizing）：

• Step 1（布尔化简与对偶拓扑）：提取公因式使文字数最少；检查最大串联层数是否满足 $N \le 4$（若 $>4$ 则用摩根律拆分为两级，如 NAND4 + NOR2）；由自内向外法或平面图四步对偶法画出 PDN 与 PUN。
• Step 2（最坏情况等效尺寸与逻辑努力）：按 $W_{n0}=1, W_{p0}=2$ 及“串联乘 $k$、并联不变”标出各管宽度，计算各端口扇入电容 $C_{\text{in},k} = (W_{n,k}+W_{p,k})C_i$ 与逻辑努力 $g_k = C_{\text{in},k}/(3C_i)$。
• Step 3（关键路径内层置顶与渐进管宽缩放）：利用串联支路上下交换自由度，将最晚到达的关键信号置于最靠近输出端的内层（Inner Input）；此外，由于底层外层管需要流过上方所有内部节点寄生电容 $C_p$ 的放电电流，工程上常将串联栈设计成“下宽上窄”的锥形渐进尺寸（Progressive Sizing：$W_{\text{bottom}} > W_{\text{middle}} > W_{\text{top}}$），可在不增加输出电容的前提下再削减 $10\%\sim 15\%$ 的串联延时！
• Step 4（同序欧拉路径与多指折叠棒图）：统计 PUN 与 PDN 的奇度顶点个数（$\le 2$），找出上下边序完全一致的欧拉路径，将节点序列直接抄写为棒图源漏标注，并对大宽度晶体管（如 $W_p=8$）实施多指并联折叠（Finger Folding）：

$$\tau_{\text{Elmore,stack}} = \sum_{i=1}^{N} C_i \sum_{j=1}^{i} R_j \;\xrightarrow{\text{Progressive Sizing } W_1 > W_2 > \cdots > W_N}\; \text{Minimized Internal } RC \text{ Delay \& Reduced } C_{\text{out}}$$

【例题 5.5】（四输入复合门母题 $F=\overline{A\cdot(B+C)+D}$ 的关键路径重排、尺寸标注与同序欧拉路径全流程大题，对应 ▶ P19 (2.6) 23:34 + ▶ P20 (2.7) 09:21 + ▶ P21 (2.8) 13:43） 已知四输入单级门 $F = \overline{A\cdot(B+C)+D}$，前级时序分析表明四个输入信号的到达时间顺序为 $t_{\text{arr}}(B) = t_{\text{arr}}(C) < t_{\text{arr}}(A) < t_{\text{arr}}(D)$（即信号 $D$ 最晚到达，$A$ 次晚到达，$B, C$ 最早到达）。试求：(1) 确定最优的串联上下排列拓扑，使晚到信号获得最快响应；(2) 标出所有晶体管的最坏情况归一化尺寸；(3) 给出该最优拓扑下的一条同序欧拉路径栅极序列及 P/N 源漏节点序列。

【详解】 (1) 关键路径内层置顶优化：因为 $D$ 最晚到达、$A$ 次晚到达，我们希望 $D$ 和 $A$ 在上下拉网络中尽可能紧贴输出端 $F$！

• 在 PDN 中，单管 $D$ 本身就是直接并联在输出 $F$ 与 $\text{GND}$ 之间（天然处于最内层）；左支路中，我们将次晚到达的单管 $A$ 放在上层（紧贴输出 $F$），而将最早到达的并联块 $(B\parallel C)$ 放在下层（接 $\text{GND}$，提前导通将中间节点 $I$ 预放电至 $0$）！
• 在 PUN 中，单管 $D$ 与并联块 $[A \parallel (B\text{—}C)]$ 上下串联；为了照顾最晚到达的 $D$，我们将单管 $D$ 放在下层（紧贴输出端 $F$，中间节点记为 $K$），而将并联块放在上层（接 $V_{DD}$，由早到的 $B, C, A$ 提前将节点 $K$ 预充电至 $V_{DD}$）！ (2) 最坏情况尺寸标注：如 2.7 节所求，PDN 尺寸为 $(W_A,W_B,W_C,W_D)_n = (2, 2, 2, 1)$；PUN 尺寸为 $(W_A,W_B,W_C,W_D)_p = (4, 8, 8, 4)$。注意最晚到达的信号 $D$ 不仅处于最靠近输出的内层，而且其端口扇入电容 $C_D = (1+4)C_i = 5C_i$ 也是全门最小的（逻辑努力仅 $5/3$），对前级负载最轻！ (3) 同序欧拉路径与棒图节点序列：检查上述拓扑的顶点度数——PDN 中顶点为 $F$（连 $D, A$，度 $2$）、$\text{GND}$（连 $D, B, C$，度 $3$）、$I$（连 $A, B, C$，度 $3$），仅 2 个奇度点 $(\text{GND}, I)$；PUN 中顶点为 $F$（连 $D$，度 $1$）、$K$（连 $D, A, C$，度 $3$）、$J$（连 $B, C$，度 $2$）、$V_{DD}$（连 $A, B$，度 $2$），仅 2 个奇度点 $(F, K)$！选定同序栅极排列 [ D → A → B → C ]：
• PUN 路径（从奇度点 $F$ 出发，到奇度点 $K$ 结束）：$F \xrightarrow{D} K \xrightarrow{A} V_{DD} \xrightarrow{B} J \xrightarrow{C} K$；
• PDN 路径（从奇度点 $\text{GND}$ 出发，到奇度点 $I$ 结束）：$\text{GND} \xrightarrow{D} F \xrightarrow{A} I \xrightarrow{B} \text{GND} \xrightarrow{C} I$。 上下有源区 100% 连续，且完美兼顾了晚到信号 $D, A$ 的内层加速！

【例题 5.6】（三层串联栈的均匀尺寸 vs 渐进缩放 Progressive Sizing 的 Elmore 延时对比，对应 ▶ P21 (2.8) 16:22–21:33 拓展） 考虑三输入与非门 NAND3 的 3 个串联 NMOS（自下而上依次为底管 $M_1$、中管 $M_2$、顶管 $M_3$）。设单位宽度管电阻为 $R$、对地结电容贡献为 $C_p = C$，输出端固定负载为 $C_L = 3C$。对比两种总管宽均为 $\sum W = 9$ 的设计：(1) 均匀尺寸 $W_1 = W_2 = W_3 = 3$；(2) 渐进尺寸（下宽上窄）$W_1 = 4,\; W_2 = 3,\; W_3 = 2$。假设内部节点电容正比于相邻管宽均值 $C_{k} = \frac{W_k+W_{k+1}}{3}C$，计算两者的 Elmore 延时。

【详解】 ① 方案一（均匀尺寸 $W_1=W_2=W_3=3$）：每管电阻 $R_1=R_2=R_3 = R/3$；内部节点电容 $C_1 = C_2 = \frac{3+3}{3}C = 2C$，输出电容 $C_3 = C_L = 3C$。由 Elmore 公式：

$$\tau_{\text{uniform}} = R_1 C_1 + (R_1+R_2) C_2 + (R_1+R_2+R_3) C_3 = \frac{R}{3}(2C) + \frac{2R}{3}(2C) + R(3C) = (0.667 + 1.333 + 3.0)RC = 5.0\,RC$$

② 方案二（渐进缩放 $W_1=4, W_2=3, W_3=2$，总宽仍为 $9$）：各管电阻为 $R_1 = R/4 = 0.25R,\; R_2 = R/3 \approx 0.333R,\; R_3 = R/2 = 0.5R$；内部电容 $C_1 = \frac{4+3}{3}C = 2.333C,\; C_2 = \frac{3+2}{3}C = 1.667C$，且因顶管 $M_3$ 宽度从 $3$ 缩至 $2$，输出端本征电容还减小了 $0.333C$（即 $C_3' = 2.667C$）！代入 Elmore 公式：

$$\tau_{\text{progressive}} = 0.25R(2.333C) + (0.25+0.333)R(1.667C) + (0.25+0.333+0.5)R(2.667C) \approx (0.583 + 0.972 + 2.889)RC = 4.444\,RC$$

在零面积增加（总宽度同为 $9$）的前提下，采用“下宽上窄”的渐进尺寸使串联放电延时直接缩短了 $(5.0-4.444)/5.0 = 11.1\%$！