LECTURE 02 · P05–P08 原课总长 2:00:06 · B 站 BV1KyMg6aEkF

第 2 讲 · CMOS 反相器的瞬态特性、尺寸优化与大负载驱动链

Transient Response, P/NMOS Ratio Optimization & FO4 Buffer Chains

P05–P08 · 1.5 反相器的瞬态特征～ 1.8 大负载的反相器驱动链

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本讲主线与问题意识 · LECTURE NARRATIVE ARC

本讲由静态噪声容限全面转入决定芯片工作主频（Speed / Performance）的动态瞬态响应。首先严格界定传播延时 $t_{pHL}, t_{pLH}, t_p$ （50% 摆幅点）与上升/下降边沿时间 $t_r, t_f$ （10%–90% 摆幅），揭示利用奇数级（ $N \ge 5$ ）环形振荡器测量皮秒级门延时的片上实验方法（ $T_{\text{osc}} = 2 N t_p$ ），并沿 $I_D\text{–}V_{DS}$ 平面放电轨迹 $A \to B \to C \to D$ 通过饱和恒流电荷平衡法与一阶开关 RC 积分法共同导出反相器延时核心方程 $t_p \approx 0.69 R_{eq} C_L \approx 0.52 C_L V_{DD} / I_{DSAT}$ ，阐明短沟道速度饱和效应下提高 $V_{DD}$ 的延时收敛极限与 $V_{DD} \approx 3\sim 4 V_T$ 工程甜点。随后在多级相同反相器级联模型下，由均值不等式证明使平均延时最小的最佳 P/N 宽度比为 $k_{opt} = W_p/W_n = \sqrt{\beta} \approx 1.87 \approx 2$ （换取版图面积缩减约 $25\%$ 、栅电容与动态功耗下降逾 $1/3$ ），同时指出时钟树（CLK）因严格受制于占空比失真而必须回归 $\beta \approx 3.5$ 的对称设计。最后拆解输出负载电容 $C_L$ 的四大物理来源（漏衬 PN 结电容、密勒翻倍的栅漏交叠电容 $2 C_{gd}$ 、互连电容 $C_w$ 与扇出栅电容 $C_{gin}$ ），建立归一化线性延时模型 $t_p = t_{p0}(1 + f/\gamma)$ 与自载下限，并针对片外 Pad 与全局时钟等大电容负载（如 $F=1000$ ），推导出等比级联驱动链超越方程 $f = \exp(1 + \gamma/f)$ 及著名的 FO4（Fan-Out of 4, $f_{opt} \approx 3.6\sim 4$ ）黄金法则。

本讲核心攻克目标（对标复旦 881 考纲）：

1.5 反相器的瞬态特征：界定传播延时 $t_{pHL}, t_{pLH}, t_p$ （50% 摆幅）与上升/下降时间 $t_r, t_f$ （10%–90% 摆幅），解析奇数级环形振荡器测速原理 $T_{\text{osc}} = 2 N t_p$ ，沿 $A \to B \to C \to D$ 放电轨迹分别用饱和恒流法与开关电阻 RC 法导出延时方程，并剖析 $V_{DD}$ 提速的短沟道速度饱和极限。
1.6 P_NMOS的尺寸比例优化：梳理数字 IC 电路设计自由度，推导前后级相同反相器级联下平均延时 $t_p(k)$ 随 P/N 宽度比 $k = W_p/W_n$ 的均值不等式极值解 $k_{opt} = \sqrt{\beta} \approx 1.87 \approx 2$ ，并对比组合逻辑路径的面积/功耗巨大收益与时钟树（CLK）占空比失真约束。
1.7 带负载的反相器：拆解输出节点负载电容 $C_L$ 的四大物理分量（漏衬结电容 $C_{db}$ 、密勒翻倍的栅漏交叠电容 $2C_{gd}$ 、连线电容 $C_w$ 与扇出栅电容 $C_{gin}$ ），建立 $S_1$ 倍反相器驱动 $S_2$ 倍反相器的归一化延时方程 $t_p = t_{p0}(1 + f/\gamma)$ ，阐明本征延时截距与自载效应渐近下限。
1.8 大负载的反相器驱动链：针对芯片输出焊盘（Pad）与全局时钟树（CLK）等超大电容负载（如 $F=1000$ ），推导等比级联反相器链（Tapered Buffer Chain）的均值不等式最优条件 $f = F^{1/N}$ 、超越方程 $f = \exp(1 + \gamma/f)$ 及 FO4（ $f_{opt} \approx 3.6\sim 4$ ）黄金法则，剖析总面积 $\sum S_i$ 折中与前端最小管极性修正策略。

CORE FORMULAS & DEVICE MODELS · 本讲核心公式与器件模型速查

50% 传播延时、奇数级环形振荡器与开关等效电阻模型

C_L \frac{\mathrm{d}V_{out}}{\mathrm{d}t} = -i_{Dn}(t) \approx -I_{DSATn} \implies t_{pHL} = \int_{V_{DD}}^{V_{DD}/2} \frac{-C_L\,\mathrm{d}V_{out}}{I_{DSATn}} = \frac{0.5\,C_L V_{DD}}{I_{DSATn}}

传播延时 $t_{pHL}, t_{pLH}$ 取输入 50% 至输出 50% 时间差（下标相对于输出端）； $N$ 级奇数环振周期 $T_{\text{osc}} = 2 N t_p$ ；恒流放电法与 RC 开关电阻法（ $R_{eq} = 0.75 V_{DD}/I_{DSAT}$ ）共同给出 $t_p \approx 0.69 R_{eq} C_L \approx 0.52 C_L V_{DD}/I_{DSAT}$ ；短沟道下升高 $V_{DD}$ 存在速度饱和非零常数延时极限。

P/N 尺寸比优化（k_opt = √β ≈ 2）与时钟树占空比禁区

C_L(k) = \frac{1+k}{1+\beta} C_{L0}, \quad R_n(k) = R_0, \quad R_p(k) = \frac{\beta}{k} R_0 \implies \begin{cases} t_{pHL}(k) = \dfrac{1+k}{1+\beta}\,t_{p0} \\[6pt] t_{pLH}(k) = \dfrac{\beta}{k}\dfrac{1+k}{1+\beta}\,t_{p0} \end{cases}

在前后级相同反相器级联中，将 $W_p/W_n$ 从对称值 $\beta \approx 3.5$ 缩小至 $k_{opt} = \sqrt{\beta} \approx 1.87 \approx 2$ ，平均延时降低 $8.4\%$ ，有源区面积缩减约 $25\%$ ，栅电容与动态功耗下降超 $1/3$ ；组合逻辑奇偶级快慢互补，但时钟树（CLK）为防占空比失真必须严守 $\beta \approx 3.5$ 。

负载电容四分量、密勒翻倍（2C_gd）与本征自载延时方程

\Delta Q_{gd} = C_{gd}\bigl[\Delta V_{out} - \Delta V_{in}\bigr] = C_{gd}\bigl[(0 - V_{DD}) - (V_{DD} - 0)\bigr] = -2\,C_{gd} V_{DD} \implies C_{M,\text{out}} = \frac{\lvert \Delta Q_{gd}\rvert}{V_{DD}} = 2\,C_{gd}

输出总电容 $C_L = [C_{db12} + 2 C_{gd12}]_{\text{int}} + [C_w + C_{gin34}]_{\text{ext}}$ ；尺寸放大 $S$ 倍时 $R(S)=R_0/S, C(S)=S C_0$ ，导出 $t_p = t_{p0}(1 + f/\gamma)$ ，其中本征延时 $t_{p0} = 0.69 R_0 C_{int0}$ 与尺寸无关，决定了 $S_1 \to \infty$ 时的自载下限。

等比级联驱动链、FO4 黄金法则与 PPAC 面积/极性折中

t_{p,\text{total}} = \sum_{i=1}^N t_{p0}\left(1 + \frac{f_i}{\gamma}\right) = N t_{p0} + \frac{t_{p0}}{\gamma}\sum_{i=1}^N f_i \ge N t_{p0} + \frac{t_{p0}}{\gamma} N\left(\prod_{i=1}^N f_i\right)^{1/N} = N t_{p0}\left(1 + \frac{F^{1/N}}{\gamma}\right)

$N$ 级驱动链总延时最优化条件为各级有效扇出相等 $f = F^{1/N}$ ，总延时 $t_{\text{total}} = N t_{p0}(1 + F^{1/N}/\gamma)$ ；求导得 $f = \exp(1 + \gamma/f)$ ， $\gamma=0$ 时 $f_{opt}=e \approx 2.72$ ， $\gamma=1$ 时 $f_{opt} \approx 3.6\sim 4$ （FO4 法则）；兼顾总面积 $\sum S_i$ 常少取 1～2 级，极性调整必须在最前端加 1 倍最小管。

SECTION 01 · 对应原课 P05 (1.5 反相器的瞬态特征)

1.5 反相器的瞬态特征

界定传播延时 $t_{pHL}, t_{pLH}, t_p$ （50% 摆幅）与上升/下降时间 $t_r, t_f$ （10%–90% 摆幅），解析奇数级环形振荡器测速原理 $T_{\text{osc}} = 2 N t_p$ ，沿 $A \to B \to C \to D$ 放电轨迹分别用饱和恒流法与开关电阻 RC 法导出延时方程，并剖析 $V_{DD}$ 提速的短沟道速度饱和极限。

CLASSROOM CIRCUIT & SLIDE VECTOR RECONSTRUCTION · 课堂电路/特性原图与红笔批注矢量化复原

黑板脉络复原：50% 传播延时与奇数级环振、A→B→C→D 放电轨迹及短沟道 V_DD 收敛极限

对应 P05 黑板板书：左图展示 50% 延时 / 10%–90% 边沿定义与 N 级奇数环形振荡器；中图展示 I_D–V_DS 平面放电轨迹与两种延时模型；右图对比长/短沟道下 t_p 随 V_DD 的收敛特性。

Step ① 建立阶跃输入下的电容放电微分方程与恒流积分（）： $C_L \frac{\mathrm{d}V_{out}}{\mathrm{d}t} = -i_{Dn}(t) \approx -I_{DSATn} \implies t_{pHL} = \int_{V_{DD}}^{V_{DD}/2} \frac{-C_L\,\mathrm{d}V_{out}}{I_{DSATn}} = \frac{0.5\,C_L V_{DD}}{I_{DSATn}}$

Step ② 计入沟道长度调制 (1 + λ V_DS) 的小量泰勒展开修正（）： $R_{eq} = \frac{1}{2}\left[\frac{V_{DD}}{I_{DSAT}(1+\lambda V_{DD})} + \frac{V_{DD}/2}{I_{DSAT}(1+\lambda V_{DD}/2)}\right] \approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}\left(1 - \frac{5}{6}\lambda V_{DD}\right) \approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}\left(1 - \frac{7}{9}\lambda V_{DD}\right)$

Step ③ 一阶 RC 开关模型 50% 翻转延时与短沟道速度饱和展开（）： $V_{out}(t_{pHL}) = V_{DD} e^{-t_{pHL}/(R_{eqn} C_L)} = \frac{1}{2}V_{DD} \implies t_{pHL} = \ln(2)\,R_{eqn} C_L \approx 0.69\,R_{eqn} C_L \approx \frac{0.52\,C_L V_{DD}}{k'_n (W_n/L_n) V_{DSATn}(V_{DD} - V_{Tn} - V_{DSATn}/2)}$

1.1 传播延时与边沿时间的工业界标准定义

传播延时（Propagation Delay）（）：统一取输入波形翻转至 $50\% V_{DD}$ 时刻到输出波形翻转至 $50\% V_{DD}$ 时刻的时间差。高低方向均相对于输出端定义：输出从高到低为 $t_{pHL}$ ，输出从低到高为 $t_{pLH}$ ，单门平均传播延时为 $t_p = \frac{1}{2}(t_{pHL} + t_{pLH})$ 。
上升/下降时间（Rise/Fall Time, Slew）（）：本课程统一采用输出摆幅 $10\% \leftrightarrow 90\%$ 之间的过渡时间定义 $t_r$ （ $10\% \to 90\%$ ）与 $t_f$ （ $90\% \to 10\%$ ），以规避接近 $0\%$ 或 $100\%$ 渐近尾端及高频寄生电感过冲振荡（Overshoot）带来的测量歧义。若部分文献采用 $20\%\sim 80\%$ 定义，在横向对比或线性外推至满摆幅时需分别除以 $0.8$ 或 $0.6$ 进行折算。

1.2 皮秒级门延时的片上测量：奇数级环形振荡器

直接测量的困境（）：现代纳米工艺下单级反相器延时仅约 $10\,\text{ps}$ （对应 $100\,\text{GHz}$ 量级），若直接将单门延时引出芯片焊盘（Pad），片外探头与封装高达数皮法的寄生电容会将波形彻底淹没，且超高速示波器极其昂贵。
奇数级环振（Ring Oscillator）拓扑（）：将奇数个（ $N = 2k+1 \ge 5$ ，工程上常取 $N=51$ 或 $101$ ；若 $N$ 为偶数则退化为稳定锁存的双稳态 SRAM 单元，若 $N=1$ 或 $3$ 则因环路相移裕度不足易锁定在亚稳态 $V_M$ 而不起振）完全相同的反相器首尾相接成闭环。任意节点完成一个完整振荡周期 $T_{\text{osc}}$ 必须绕环传播两圈（第一圈使该点由 $0 \to 1$ ，第二圈使该点由 $1 \to 0$ ），恰好经历 $N$ 次 $t_{pLH}$ 与 $N$ 次 $t_{pHL}$ ： $T_{\text{osc}} = N(t_{pLH} + t_{pHL}) = 2 N t_p \implies t_p = \frac{T_{\text{osc}}}{2N}$ 通过片上分频器将频率降至 $\text{MHz}$ 量级输出，即可用普通频率计精准测出皮秒级的单级本征延时（Foundry 工艺评估标准电路）。

1.3 恒流电荷平衡法 vs 零阶开关电阻 RC 积分法

放电轨迹 $A \to B \to C \to D$ （）：设输入 $V_{in}$ 在 $t=0$ 发生 $0 \to V_{DD}$ 理想阶跃，工作点从截止点 $A(V_{out}=V_{DD}, I_D=0)$ 瞬间跳变至饱和点 $B(V_{out}=V_{DD}, I_D=I_{DSATn})$ ，随后沿 $V_{GS}=V_{DD}$ 的 NMOS 输出特性曲线向 $50\%$ 翻转点 $C(V_{out}=V_{DD}/2)$ 放电（期间短沟道管始终处于速度饱和或强反型饱和区），最终抵达原点 $D(V_{out}=0)$ 。
方法一（饱和恒流放电）（）：忽略沟道长度调制 $\lambda$ ，从 $B$ 到 $C$ 近似以恒定电流 $I_{DSAT}$ 抽走半幅电荷 $\Delta Q = C_L (V_{DD}/2)$ ，立得 $t_{pHL} = \frac{0.5 C_L V_{DD}}{I_{DSATn}}$ 。
方法二（开关等效电阻 RC 积分）（）：将导通管等效为线性电阻 $R_{eq}$ ，一阶 RC 放电至 $50\%$ 的精确解为 $t_p = \ln(2) R_{eq} C_L = 0.69 R_{eq} C_L$ 。取 $B$ 点割线电阻 $R_B = V_{DD}/I_{DSAT}$ 与 $C$ 点割线电阻 $R_C = (0.5 V_{DD})/I_{DSAT}$ 的算术平均值 $R_{eq} = 0.75 \frac{V_{DD}}{I_{DSAT}}$ ，代入得 $t_p = 0.69 \times 0.75 \frac{C_L V_{DD}}{I_{DSAT}} \approx 0.52 \frac{C_L V_{DD}}{I_{DSAT}}$ ，与恒流法高度吻合！

1.4 延时公式的三大工程直觉陷阱与 V_DD 提速极限

误区辨析：分子有 $V_{DD}$ 难道意味着 $V_{DD}$ 越高延时越长吗？（）恰恰相反！因为分母的饱和电流 $I_{DSAT}$ $I_{D S A T}$ 随 $V_{DD}$ $V_{D D}$ 增长更快：
1. 长沟道平方律模型： $I_{DSAT} \propto (V_{DD} - V_T)^2 \implies t_p \propto \frac{C_L V_{DD}}{(V_{DD} - V_T)^2} \approx \frac{1}{V_{DD}}$ ，提高 $V_{DD}$ 可持续显著降低延时。
2. 短沟道速度饱和模型： $I_{DSAT} = k' \frac{W}{L} V_{DSAT}\left(V_{DD} - V_T - \frac{1}{2}V_{DSAT}\right) \implies t_p \propto \frac{V_{DD}}{V_{DD} - V_T - V_{DSAT}/2}$ 。当 $V_{DD} \gg V_T$ 时分子分母的 $V_{DD}$ 互相约消，延时 $t_p$ 收敛于非零常数极限！继续升高 $V_{DD}$ 不仅无法提速，反而令动态功耗按 $V_{DD}^2$ 剧增并诱发栅氧击穿，故工程上黄金工作电压取 $V_{DD} \approx 3\sim 4\,V_T$ 。

LAB 1.5 · TRANSIENT DELAY & RING OSCILLATOR

奇偶级环形振荡器周期 T=2Nt_p 与一阶 RC 充放电 (0.69R_eqC_L) 模拟器

调节级联反相器个数 N、等效导通电阻 R_eq 与负载电容 C_L，观察奇数级环振自激振荡周期 T = 2·N·t_p 与偶数级双稳态锁死现象。

环路反相器级数 N (奇=振荡 / 偶=锁死)5 级

单级等效导通电阻 R_eq3 kΩ

单级节点负载电容 C_L15 fF

单级传播延时 t_p = 0.69 R_eq C_L31.0 ps10%–90% 边沿时间 t_r/f = 2.2RC = 99 ps

奇数级 (N=5) 环振频率 f_osc3.22 GHz (T=311ps)信号绕环两圈完成一个完整周期 T=2Nt_p

1. 奇数级 (N=5) 环形振荡器自激波形单级 t_p = 31.0 ps · 50% 轨对 50% 轨定义

2. 开关电阻积分法与提速三大工程途径ln(2) ≈ 0.69 (50%延时) · ln(9) ≈ 2.20 (10%–90%边沿)

STEP-BY-STEP CIRCUIT & FORMULA DERIVATION · 课堂电路状态机与公式分步推演

Step ①建立阶跃输入下的电容放电微分方程与恒流积分（）

C_L \frac{\mathrm{d}V_{out}}{\mathrm{d}t} = -i_{Dn}(t) \approx -I_{DSATn} \implies t_{pHL} = \int_{V_{DD}}^{V_{DD}/2} \frac{-C_L\,\mathrm{d}V_{out}}{I_{DSATn}} = \frac{0.5\,C_L V_{DD}}{I_{DSATn}}

在输出从 $V_{DD}$ 下降至 $V_{DD}/2$ 的前半程（轨迹 $B \to C$ ），由于 $V_{DS} = V_{out} \ge V_{DD}/2 > V_{DSATn}$ ，NMOS 全程处于饱和区。若忽略沟道长度调制（ $\lambda = 0$ ），放电电流恒为 $I_{DSATn}$ ，积分即得恒流近似公式。

Step ②计入沟道长度调制 (1 + λ V_DS) 的小量泰勒展开修正（）

R_{eq} = \frac{1}{2}\left[\frac{V_{DD}}{I_{DSAT}(1+\lambda V_{DD})} + \frac{V_{DD}/2}{I_{DSAT}(1+\lambda V_{DD}/2)}\right] \approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}\left(1 - \frac{5}{6}\lambda V_{DD}\right) \approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}\left(1 - \frac{7}{9}\lambda V_{DD}\right)

利用小量近似 $\frac{1}{1+x} \approx 1-x$ 对 $B$ 点（ $V_{out}=V_{DD}$ ）与 $C$ 点（ $V_{out}=V_{DD}/2$ ）的导通电阻取均值（教材精确积分系数为 $7/9$ ，两点均值系数为 $5/6$ ，工程上完全等价）。

Step ③一阶 RC 开关模型 50% 翻转延时与短沟道速度饱和展开（）

V_{out}(t_{pHL}) = V_{DD} e^{-t_{pHL}/(R_{eqn} C_L)} = \frac{1}{2}V_{DD} \implies t_{pHL} = \ln(2)\,R_{eqn} C_L \approx 0.69\,R_{eqn} C_L \approx \frac{0.52\,C_L V_{DD}}{k'_n (W_n/L_n) V_{DSATn}(V_{DD} - V_{Tn} - V_{DSATn}/2)}

代入 $\ln 2 \approx 0.693$ 与 $R_{eq} \approx 0.75 V_{DD}/I_{DSAT}$ ，证明零阶开关 RC 模型与饱和恒流模型在系数上高度一致（ $0.69 \times 0.75 \approx 0.52 \approx 0.5$ ）。同时清晰暴露了当 $V_{DD} \to V_T$ 时分母趋零导致延时发散，而 $V_{DD} \gg V_T$ 时延时趋于水平渐近线。

PPA 工程折中与复旦 881 高频母题思辨 (CRITICAL INSIGHT & 881 PITFALL)

【复旦 881 必考概念辨析与易错陷阱 · 1.5 反相器的瞬态特征】

常见误区：将 $t_{pHL}$ 误记为“输入从高到低”的延时，或把 $N$ 级环形振荡器的振荡周期误写为 $T_{\text{osc}} = N t_p$ 。 物理机制与正解： $t_{pHL}$ （High-to-Low）与 $t_{pLH}$ （Low-to-High）的下标永远指代输出端 $V_{out}$ 的电平跳变方向！此外，信号绕奇数级环振走完一圈仅使节点电平反相一次（半个周期），必须走完两圈（共 $2N$ 次门翻转）才恢复原相位，故 $T_{\text{osc}} = 2 N t_p$ 。
常见误区：看到公式 $t_p \approx 0.52 C_L V_{DD} / I_{DSAT}$ 分子含有 $V_{DD}$ ，便误以为降低电源电压 $V_{DD}$ 可以减小传播延时。 物理机制与正解：分母 $I_{DSAT}$ 隐含了对 $(V_{DD} - V_T)$ 的强依赖！降低 $V_{DD}$ 会使过驱动电压 $(V_{DD}-V_T)$ 急剧萎缩，导致 $I_{DSAT}$ 暴跌、门延时急剧恶化（当 $V_{DD} \to V_T$ 时延时趋于无穷大）。

本节方法论与考题要点沉淀 · KEY TAKEAWAYS

：传播延时 t_pHL 与 t_pLH 的 50% 摆幅参考点定义（均相对于输出端高低变化）
：上升/下降时间 t_r, t_f 的 10%–90% 定义（规避尾端过冲振荡）及与 20%–80% 的换算
：皮秒级延时测量难题与奇数级（N≥5）环形振荡器周期公式 T_osc = 2·N·t_p 推导

标记本节已精读

SECTION 02 · 对应原课 P06 (1.6 P_NMOS的尺寸比例优化)

1.6 P_NMOS的尺寸比例优化

梳理数字 IC 电路设计自由度，推导前后级相同反相器级联下平均延时 $t_p(k)$ 随 P/N 宽度比 $k = W_p/W_n$ 的均值不等式极值解 $k_{opt} = \sqrt{\beta} \approx 1.87 \approx 2$ ，并对比组合逻辑路径的面积/功耗巨大收益与时钟树（CLK）占空比失真约束。

CLASSROOM CIRCUIT & SLIDE VECTOR RECONSTRUCTION · 课堂电路/特性原图与红笔批注矢量化复原

黑板脉络复原：相同反相器级联的 P/N 比例优化、均值不等式极值曲线与时钟占空比失真

对应 P06 黑板板书：左图展示前后级同步缩放 W_p = k·W₀ 的电容与电阻博弈；中图绘出 t_pHL、t_pLH 与平均延时 t_p 随 k 变化的极值曲线；右图对比数据通路奇偶互补与时钟树占空比失真。

Step ① 写出比例系数为 k 时驱动相同后级的上升/下降延时（）： $C_L(k) = \frac{1+k}{1+\beta} C_{L0}, \quad R_n(k) = R_0, \quad R_p(k) = \frac{\beta}{k} R_0 \implies \begin{cases} t_{pHL}(k) = \dfrac{1+k}{1+\beta}\,t_{p0} \\[6pt] t_{pLH}(k) = \dfrac{\beta}{k}\dfrac{1+k}{1+\beta}\,t_{p0} \end{cases}$

Step ② 构造平均传播延时函数并应用均值不等式（或对 k 求导）（）： $t_p(k) = \frac{t_{pHL}(k) + t_{pLH}(k)}{2} = \frac{t_{p0}}{2(1+\beta)}\left(1 + \beta + k + \frac{\beta}{k}\right), \quad \frac{\mathrm{d}t_p}{\mathrm{d}k} = 0 \implies 1 - \frac{\beta}{k^2} = 0 \implies k_{opt} = \sqrt{\beta}$

Step ③ 推广至计入本征电容比例系数 γ = C_int / C_gin 的通用极值公式： $t_p(\beta) \propto (1+r)\bigl[\gamma(1+\beta) + (1+\beta)\bigr] \text{ 修正分离本征与外部电容后: } \frac{\partial t_p}{\partial \beta} = 0 \implies \beta_{opt} = \sqrt{r\,\frac{1+\gamma}{1+r\gamma}}$

2.1 数字 IC 的设计自由度剥离与对称基准反相器

可调参数剥离（）：延时公式中的工艺参数（ $C_{ox}, \mu, V_{DSAT}$ ）由代工厂固定，阈值电压 $V_T$ 仅提供离散库选型（RVT 标准阈值、LVT 低阈值高速高漏电、HVT 高阈值低漏电慢速），电源电压 $V_{DD}$ 由系统标准固定，数字电路沟道长度 $L$ 一律取工艺最小特征尺寸 $L_{\min}$ （以同时最小化导通电阻与栅电容）。因此，电路设计师手中仅剩两个几何宽度自由度：单级内部的 P/N 宽度比 $k = W_p/W_n$ 与级间整体缩放倍数 $S$ 。
对称基准（ $\beta = r \approx 3.5$ ）（）：在 $0.18\,\mu\text{m}$ 典型工艺下，单位宽度 PMOS 与 NMOS 的等效导通电阻之比 $r = R_{eq,p0}/R_{eq,n0} \approx 3.5$ 。若令基准反相器 $W_n = W_0, W_p = \beta W_0$ （ $\beta = 3.5$ ），则 $R_p = R_n = R_0$ ，静态翻转阈值 $V_M \approx V_{DD}/2$ 且动态上升/下降延时严格对称： $t_{pHL0} = t_{pLH0} = t_{p0}$ 。当它驱动完全相同的下一级反相器时，后级扇入栅电容正比于总栅宽： $C_{gin}(\beta) \propto (1 + \beta) W_0$ 。

2.2 调整 P/N 比例 k 的延时博弈与均值不等式最优解

得与失的双向博弈（）：保持 $W_n = W_0$ $W_{n} = W_{0}$ 不变，将 PMOS 宽度从对称值 $\beta W_0$ $β W_{0}$ 调整为 $W_p = k W_0$ $W_{p} = k W_{0}$ （且后级负载反相器同步调整为 $W_p = k W_0$ $W_{p} = k W_{0}$ ）：
1. 负载电容缩小（得）：后级扇入栅电容缩小为原来的 $\frac{1+k}{1+\beta}$ 倍，由于 NMOS 驱动电阻 $R_n = R_0$ 不变，下降延时线性缩短： $t_{pHL}(k) = \frac{1+k}{1+\beta} t_{p0}$ 。
2. PMOS 上拉电阻增大（失）：PMOS 导通电阻变为 $R_p(k) = \frac{\beta}{k} R_0$ ，上升延时由电容缩小与电阻增大共同决定： $t_{pLH}(k) = \frac{\beta}{k} \frac{1+k}{1+\beta} t_{p0}$ 。
均值不等式极值点：单级平均延时为 $t_p(k) = \frac{t_{p0}}{2(1+\beta)}\left(1 + \beta + k + \frac{\beta}{k}\right)$ 。由均值不等式 $k + \frac{\beta}{k} \ge 2\sqrt{\beta}$ ，当且仅当 $k_{opt} = \sqrt{\beta} = \sqrt{3.5} \approx 1.87 \approx 2$ （若计入本征电容比例系数 $\gamma = C_{int}/C_{gin}$ ，则精确解为 $\beta_{opt} = \sqrt{r\frac{1+\gamma}{1+r\gamma}}$ ）时，平均延时取得全局最小值 $t_{p,\min} \approx 0.916\,t_{p0}$ （较对称设计提速约 $8.4\%$ ）。

2.3 PPAC 全局视野：25% 面积缩减、1/3 功耗下降与时钟占空比禁区

真正的工程大奖：面积与功耗（）：将 $W_p/W_n$ 从 $3.5$ 降至 $1.87$ （教材标准范本常取整数比 $W_p:W_n = 2:1$ ，超低功耗库甚至取 $1.2\sim 1.5$ ），平均速度虽然仅提升 $8.4\%$ ，但有源区总栅宽从 $(1+3.5)W_0 = 4.5 W_0$ 骤降至 $(1+1.87)W_0 = 2.87 W_0$ ——晶体管面积直接节省约 $25\%\sim 36\%$ ，且栅极充放电电容（动态功耗）同步削减超过 $1/3$ ！同时曲线在 $k \in [1.5, 2.4]$ 极值点附近极其平坦，赋予版图工程师极大的折中空间。
组合逻辑平均化 vs 时钟树（CLK）占空比失真（）：在 $k = \sqrt{\beta}$ 下， $t_{pLH} / t_{pHL} = \beta / k = \sqrt{\beta} \approx 1.87$ ，上升与下降严重不对称。在多级随机组合逻辑链中，第 1 级输出上升（慢 $t_{pLH}$ ）必然触发第 2 级输出下降（快 $t_{pHL}$ ），奇偶级快慢自动抵消，路径总延时仅取决于平均延时 $t_p$ ；然而在时钟驱动链（Clock Tree）中，若每一级缓冲器都存在 $t_{pLH} > t_{pHL}$ ，虽然不会改变时钟周期/频率，却会令时钟高电平脉冲逐级吞噬缩窄（或展宽），造成灾难性的占空比失真（Duty-Cycle Distortion），甚至使后级脉冲消失！因此时钟缓冲器必须严守 $\beta \approx 3.5$ 的对称设计。

LAB 1.6 · P/NMOS RATIO OPTIMIZATION

P/NMOS 尺寸比 β=W_p/W_n 对称延时 (β=r) vs 最小平均延时 (β_opt=√r) 沙盘

对比“对称上下沿要求 (β = r ≈ 2.4–3.5)”与“计入前级扇出栅电容后的最小平均延时点 β_opt ≈ √r ≈ 1.6”，观察非对称延时导致的时钟脉冲占空比失真。

当前尺寸比 β = W_p / W_n1.7 ×

等效单位电阻比 r = R_eq,p0 / R_eq,n03 ×

本征与栅电容比 γ = C_int / C_g1

当前 β=1.7 平均延时 vs 理论最优点72.3 ps (最优 β*=1.73 时 72.0 ps)对 β 求导 ∂t_p/∂β = 0 导出 β_opt ≈ √r

上升/下降比 t_pLH / t_pHL 与占空比漂移1.76× (脉宽漂移 ±12ps)⚠️ t_pLH ≠ t_pHL，级联时钟脉宽发生吞噬/展宽

1. 平均传播延时 t_p(β) 碗状优化曲线极小值点 β_opt = √r = 1.73 · 对称点 β_sym = r = 3.0

2. 尺寸比 β 对面积、前级电容与时钟占空比的影响为什么扩宽 PMOS 救本级上升沿的同时会拖慢前级？

STEP-BY-STEP CIRCUIT & FORMULA DERIVATION · 课堂电路状态机与公式分步推演

Step ①写出比例系数为 k 时驱动相同后级的上升/下降延时（）

C_L(k) = \frac{1+k}{1+\beta} C_{L0}, \quad R_n(k) = R_0, \quad R_p(k) = \frac{\beta}{k} R_0 \implies \begin{cases} t_{pHL}(k) = \dfrac{1+k}{1+\beta}\,t_{p0} \\[6pt] t_{pLH}(k) = \dfrac{\beta}{k}\dfrac{1+k}{1+\beta}\,t_{p0} \end{cases}

以对称反相器（ $k=\beta, R_n=R_p=R_0, t_{pHL0}=t_{pLH0}=t_{p0}$ ）为归一化基准，当 $W_p = k W_0$ 时，后级输入电容正比于 $(W_n+W_p) = (1+k)W_0$ ，而 PMOS 等效电阻反比于 $W_p$ 。

Step ②构造平均传播延时函数并应用均值不等式（或对 k 求导）（）

t_p(k) = \frac{t_{pHL}(k) + t_{pLH}(k)}{2} = \frac{t_{p0}}{2(1+\beta)}\left(1 + \beta + k + \frac{\beta}{k}\right), \quad \frac{\mathrm{d}t_p}{\mathrm{d}k} = 0 \implies 1 - \frac{\beta}{k^2} = 0 \implies k_{opt} = \sqrt{\beta}

代入典型工艺 $\beta \approx 3.5$ ，得 $k_{opt} = \sqrt{3.5} \approx 1.87 \approx 2$ ，最小平均延时为 $t_{p,\min} = \frac{1 + 2\sqrt{\beta} + \beta}{2(1+\beta)} t_{p0} = \frac{(1+\sqrt{\beta})^2}{2(1+\beta)} t_{p0} \approx 0.916\,t_{p0}$ 。

Step ③推广至计入本征电容比例系数 γ = C_int / C_gin 的通用极值公式

t_p(\beta) \propto (1+r)\bigl[\gamma(1+\beta) + (1+\beta)\bigr] \text{ 修正分离本征与外部电容后: } \frac{\partial t_p}{\partial \beta} = 0 \implies \beta_{opt} = \sqrt{r\,\frac{1+\gamma}{1+r\gamma}}

当忽略本征电容（ $\gamma \to 0$ ）时退化为课堂公式 $\beta_{opt} = \sqrt{r}$ ；当计入实际工艺 $\gamma \approx 1$ 、 $r \approx 3.5$ 时， $\beta_{opt} = \sqrt{3.5 \times 2 / 4.5} \approx 1.25\sim 1.5$ ，进一步印证了现代标准单元库为何广泛采用偏小的 PMOS 宽度比。

PPA 工程折中与复旦 881 高频母题思辨 (CRITICAL INSIGHT & 881 PITFALL)

【复旦 881 必考概念辨析与易错陷阱 · 1.6 P_NMOS的尺寸比例优化】

常见误区：认为在任何电路中都应该把反相器设计成 $t_{pHL} = t_{pLH}$ 的对称结构（ $W_p/W_n \approx 3.5$ ）才能获得最高速度。 物理机制与正解：为了凑成 $t_{pLH} = t_{pHL}$ 而把 PMOS 做成 $3.5$ 倍宽，会让每一级的输入栅电容暴增為 $4.5 W_0$ ，反而拖慢了前级对它的驱动！在级联数据通路中，取 $W_p/W_n = \sqrt{3.5} \approx 1.87 \approx 2$ 不仅使平均延时降低 $8.4\%$ ，更省下约 $25\%$ 面积与 $1/3$ 功耗。
常见误区：认为时钟缓冲器链若采用非对称尺寸（ $t_{pLH} > t_{pHL}$ ）会导致输出的时钟频率变慢。 物理机制与正解：时钟信号的每个周期都包含一次上升沿和一次下降沿，因此非对称延时不会改变时钟周期和频率，但会使上升沿不断滞后于下降沿，严重扭曲时钟占空比（Duty Cycle），导致窄脉冲在多级传播后发生脉冲吞噬（Pulse Vanishing）。

本节方法论与考题要点沉淀 · KEY TAKEAWAYS

：梳理数字 IC 可设计参数：工艺与 V_DD 固定、L 取最小值，仅剩 W_p/W_n 比例与级间尺寸缩放
：对称反相器基准（β = r ≈ 3.5）：R_p = R_n = R₀，t_pHL = t_pLH，后级栅电容正比于 (1+β)
：将 PMOS 宽度比改为变量 k：推导 t_pHL(k) 与 t_pLH(k) 的解析表达式

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SECTION 03 · 对应原课 P07 (1.7 带负载的反相器)

1.7 带负载的反相器

拆解输出节点负载电容 $C_L$ 的四大物理分量（漏衬结电容 $C_{db}$ 、密勒翻倍的栅漏交叠电容 $2C_{gd}$ 、连线电容 $C_w$ 与扇出栅电容 $C_{gin}$ ），建立 $S_1$ 倍反相器驱动 $S_2$ 倍反相器的归一化延时方程 $t_p = t_{p0}(1 + f/\gamma)$ ，阐明本征延时截距与自载效应渐近下限。

CLASSROOM CIRCUIT & SLIDE VECTOR RECONSTRUCTION · 课堂电路/特性原图与红笔批注矢量化复原

黑板脉络复原：输出负载电容 C_L 四大物理分量（含密勒 2C_gd）、线性扇出模型与自载效应渐近下限

对应 P07 黑板板书：左图拆解本征电容 C_int（漏衬结电容 + 2倍密勒栅漏电容）与外部电容 C_ext；中图绘出 t_p 随有效扇出 f = S₂/S₁ 的线性增长直线；右图绘出固定负载下增大驱动尺寸 S₁ 的自载双曲线收敛极限。

Step ① 对跨接在反相器输入与输出之间的栅漏电容 C_gd 应用电荷守恒推导密勒等效电容（）： $\Delta Q_{gd} = C_{gd}\bigl[\Delta V_{out} - \Delta V_{in}\bigr] = C_{gd}\bigl[(0 - V_{DD}) - (V_{DD} - 0)\bigr] = -2\,C_{gd} V_{DD} \implies C_{M,\text{out}} = \frac{\lvert \Delta Q_{gd}\rvert}{V_{DD}} = 2\,C_{gd}$

Step ② 推导 S₁ 倍反相器驱动 S₂ 倍反相器的传播延时并分离本征项与扇出项（）： $t_p = 0.69\,R(S_1)\bigl[C_{int}(S_1) + C_{gin}(S_2)\bigr] = 0.69\,\frac{R_0}{S_1}\bigl(S_1 \gamma C_{gin0} + S_2 C_{gin0}\bigr) = \underbrace{0.69\,R_0 C_{int0}}_{t_{p0}}\left(1 + \frac{S_2}{\gamma S_1}\right) = t_{p0}\left(1 + \frac{f}{\gamma}\right)$

3.1 输出节点负载电容 C_L 的四大物理来源与密勒效应翻倍

追问：为什么令外部负载 $C_{\text{ext}} \to 0$ 或令驱动管尺寸 $S_1 \to \infty$ ，门延时都绝不可能降为 $0$ ？（）因为输出节点天然挂接着驱动管自身的寄生电容！将第 1 级（驱动级，MOS 管记为 $M_1, M_2$ $M_{1}, M_{2}$ ）与第 2 级（负载级，MOS 管记为 $M_3, M_4$ $M_{3}, M_{4}$ ）之间的总电容 $C_L = C_{int} + C_{ext}$ $C_{L} = C_{in t} + C_{e x t}$ 严格拆解为四部分：
1. 本征漏衬反偏 PN 结电容 $C_{db1} + C_{db2}$ ：NMOS 漏极 $\text{N}^+$ 到 P 型衬底、PMOS 漏极 $\text{P}^+$ 到 N 阱的反偏耗尽层结电容（属于 $C_{int}$ ）。
2. 密勒效应（Miller Effect）翻倍的本征栅漏交叠电容 $2(C_{gd1} + C_{gd2})$ （）：栅极多晶硅向漏极横向扩散形成的交叠电容 $C_{gd}$ 跨接在反相器输入端与输出端之间。当输入 $V_{in}$ 从 $0$ 跃升至 $+V_{DD}$ （变化 $+V_{DD}$ ）时，输出 $V_{out}$ 恰好反相从 $+V_{DD}$ 跌落至 $0$ （变化 $-V_{DD}$ ），导致跨接在 $C_{gd}$ 两端的总电压差变化量高达 $\Delta V = 2 V_{DD}$ ！折算为对地等效电容时必须乘以密勒因子 $2$ （属于 $C_{int}$ ）。
3. 外部互连线电容 $C_w$ ：连接前后级的金属走线对衬底及邻线的寄生电容（属于 $C_{ext}$ ）。
4. 外部后级扇出栅电容 $C_{gin} = C_{g3} + C_{g4}$ ：被驱动后级反相器栅氧电容之和（属于 $C_{ext}$ ）。

3.2 反相器尺寸 S 倍缩放律与本征比例系数 γ

并联倍增物理图像（）：将一个标准单位反相器（导通电阻 $R_0$ $R_{0}$ ，输入栅电容 $C_{gin0}$ $C_{g in 0}$ ，本征输出电容 $C_{int0}$ $C_{in t 0}$ ）的 NMOS 与 PMOS 沟道宽度同步放大 $S$ $S$ 倍（等效于将 $S$ $S$ 个单位反相器并联）：
- 等效导通电阻缩小为 $1/S$ ： $R(S) = \frac{R_0}{S}$ （电阻越并联越小，驱动电流放大 $S$ 倍）。
- 输入栅电容与本征电容同步放大 $S$ 倍： $C_{gin}(S) = S \cdot C_{gin0}$ ， $C_{int}(S) = S \cdot C_{int0}$ （电容越并联越大，有源区面积与周长同步放大 $S$ 倍）。
本征电容比例系数 $\gamma$ ：定义无量纲常数 $\gamma = \frac{C_{int}(S)}{C_{gin}(S)} = \frac{C_{int0}}{C_{gin0}}$ 。由于 $S$ 在分子分母中完美约消， $\gamma$ 与反相器尺寸 $S$ 完全无关，仅由工艺节点与版图结构决定，在典型 CMOS 工艺中 $\gamma \approx 1$ （常见范围 $0.7\sim 1.0$ ）。

3.3 归一化线性延时模型与自载效应（Self-Loading）渐近极限

核心延时方程（）：设第 1 级尺寸为 $S_1$ ，驱动尺寸为 $S_2$ 的第 2 级（忽略短走线 $C_w$ ），则： $t_p = 0.69 \frac{R_0}{S_1}\bigl(S_1 C_{int0} + S_2 C_{gin0}\bigr) = 0.69 R_0 C_{int0}\left(1 + \frac{S_2}{\gamma S_1}\right) = t_{p0}\left(1 + \frac{f}{\gamma}\right)$ 其中 $t_{p0} = 0.69 R_0 C_{int0}$ 为空载本征延时（与尺寸 $S_1$ 无关！任何尺寸的反相器驱动自身本征电容的时间恒为 $t_{p0}$ ）， $f = \frac{S_2}{S_1} = \frac{C_{ext}}{C_{gin}}$ 为有效扇出（Effective Fan-out / 电气努力）。
两大工程边界规律（）：
1. 固定驱动 $S_1$ ，增大负载 $S_2$ ：延时 $t_p$ 随有效扇出 $f$ 呈线性增长，纵轴截距即为空载本征延时 $t_{p0}$ 。
2. 固定负载 $S_2$ ，盲目增大驱动 $S_1 \to \infty$ （自载效应 Self-loading）：虽然外部延时项 $t_{p0} \frac{S_2}{\gamma S_1} \to 0$ ，但驱动管自身的本征电容 $S_1 C_{int0}$ 与其驱动能力 $S_1 / R_0$ 同比例膨胀，使总延时按双曲线渐近收敛于下限 $t_{p0}$ ！不仅无法突破 $t_{p0}$ ，反而造成面积、功耗爆炸，并把巨大的输入电容 $S_1 C_{gin0}$ 甩锅给更前一级。

LAB 1.7 · MILLER CAPACITANCE & SELF-LOADING

负载电容四分量拆解、密勒效应跨接倍增 (2C_gd) 与本征自载比 γ 沙盘

拆解反相器输出节点四大寄生电容（漏结 C_db、密勒栅漏 2C_gd、互连 C_w、扇出栅 C_g），验证为什么无限扩宽本级晶体管尺寸 W 也无法把延时降到 t_p0 以下。

本级晶体管尺寸放大倍数 S_gate4 ×

栅漏覆盖电容 C_gd0 (密勒翻倍 2C_gd0)1.5 fF/μm

外部固定负载电容 C_ext (互连+下级栅)30 fF

本征电容 C_int (含密勒 2C_gd) vs 外部 C_extC_int=24.0 fF / C_ext=30 fF密勒效应使跨接电容 C_gd 等效翻倍为 2·C_gd = 12.0 fF

当前总延时 t_p vs 本征极限延时 t_p027.9 ps (渐近下限 t_p0=12.4 ps)✓ 线性扇出方程 t_p = t_p0 · (1 + C_ext / C_int)

1. 单级放大倍数 S_gate 与延时自载渐近线当 S→∞ 时，R_eq∝1/S 与 C_int∝S 抵消，延时锁定于 t_p0=12.4ps

2. 输出节点四大电容分量与密勒倍增机理V_in 升 ΔV_DD 同时 V_out 降 ΔV_DD ⇒ C_gd 压差变化 2·V_DD

STEP-BY-STEP CIRCUIT & FORMULA DERIVATION · 课堂电路状态机与公式分步推演

Step ①对跨接在反相器输入与输出之间的栅漏电容 C_gd 应用电荷守恒推导密勒等效电容（）

\Delta Q_{gd} = C_{gd}\bigl[\Delta V_{out} - \Delta V_{in}\bigr] = C_{gd}\bigl[(0 - V_{DD}) - (V_{DD} - 0)\bigr] = -2\,C_{gd} V_{DD} \implies C_{M,\text{out}} = \frac{\lvert \Delta Q_{gd}\rvert}{V_{DD}} = 2\,C_{gd}

因为反相器在翻转期间输入端与输出端电压朝相反方向各跳变一个满摆幅 $V_{DD}$ ，流经 $C_{gd}$ 的充放电电荷量是同等对地电容的两倍，故在输出节点等效为 $2(C_{gd1} + C_{gd2})$ 。

Step ②推导 S₁ 倍反相器驱动 S₂ 倍反相器的传播延时并分离本征项与扇出项（）

t_p = 0.69\,R(S_1)\bigl[C_{int}(S_1) + C_{gin}(S_2)\bigr] = 0.69\,\frac{R_0}{S_1}\bigl(S_1 \gamma C_{gin0} + S_2 C_{gin0}\bigr) = \underbrace{0.69\,R_0 C_{int0}}_{t_{p0}}\left(1 + \frac{S_2}{\gamma S_1}\right) = t_{p0}\left(1 + \frac{f}{\gamma}\right)

式中最精妙的物理性质在于： $S_1$ 在第一项（本征延时 $t_{p0}$ ）的分子与分母中彻底抵消，证明无论将单级反相器做得多宽，其空载自载延时永远锁定在工艺常数 $t_{p0}$ 。

PPA 工程折中与复旦 881 高频母题思辨 (CRITICAL INSIGHT & 881 PITFALL)

【复旦 881 必考概念辨析与易错陷阱 · 1.7 带负载的反相器】

常见误区：计算反相器本征输出电容 $C_{int}$ 时，直接将栅漏交叠电容 $C_{gd1} + C_{gd2}$ 原样相加，漏乘密勒系数 $2$ 。 物理机制与正解：栅源电容 $C_{gs}$ 另一端接固定电源/地，无需翻倍；但栅漏电容 $C_{gd}$ 跨接在反相变化的输入与输出之间，电压差变化量为 $2 V_{DD}$ ，等效对地电容必须计为 $2(C_{gd1} + C_{gd2})$ ！
常见误区：认为只要把反相器晶体管宽度 $W$ 放大 10 倍，它的空载本征延时 $t_{p0}$ 就会缩短为原来的 $1/10$ 。 物理机制与正解：放大 $S$ 倍虽使导通电阻缩小为 $R_0/S$ ，但该级自身的漏极结电容与栅漏电容也同步放大为 $S C_{int0}$ ，乘积 $t_{p0} = 0.69 (R_0/S)(S C_{int0}) = 0.69 R_0 C_{int0}$ 与尺寸 $S$ 完全无关！

本节方法论与考题要点沉淀 · KEY TAKEAWAYS

：提出核心问题：为何 C_ext → 0 或驱动尺寸 S₁ → ∞ 时反相器延时绝不可能降为 0
：拆解输出节点四大寄生电容：漏衬结电容 C_db、栅漏交叠电容 C_gd、互连电容 C_w 与后级栅电容 C_gin
：详解密勒效应（Miller Effect）：输入与输出反相跳变使 C_gd1, C_gd2 等效翻倍为 2·C_gd

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SECTION 04 · 对应原课 P08 (1.8 大负载的反相器驱动链)

1.8 大负载的反相器驱动链

针对芯片输出焊盘（Pad）与全局时钟树（CLK）等超大电容负载（如 $F=1000$ ），推导等比级联反相器链（Tapered Buffer Chain）的均值不等式最优条件 $f = F^{1/N}$ 、超越方程 $f = \exp(1 + \gamma/f)$ 及 FO4（ $f_{opt} \approx 3.6\sim 4$ ）黄金法则，剖析总面积 $\sum S_i$ 折中与前端最小管极性修正策略。

CLASSROOM CIRCUIT & SLIDE VECTOR RECONSTRUCTION · 课堂电路/特性原图与红笔批注矢量化复原

黑板脉络复原：等比级联反相器驱动链（F=1000）、FO4 超越方程极值曲线与面积/极性折中

对应 P08 黑板板书：左图展示 S_k = f^(k-1) 等比级联缓冲器链与 F=1000 数值推演；中图绘出总延时随级数 N 的 U 型极值曲线与超越方程 f = exp(1+γ/f)；右图对比 ∑S_i 面积代价并总结逻辑极性修正法则。

Step ① 应用 N 元均值不等式证明等扇出分配定理（）： $t_{p,\text{total}} = \sum_{i=1}^N t_{p0}\left(1 + \frac{f_i}{\gamma}\right) = N t_{p0} + \frac{t_{p0}}{\gamma}\sum_{i=1}^N f_i \ge N t_{p0} + \frac{t_{p0}}{\gamma} N\left(\prod_{i=1}^N f_i\right)^{1/N} = N t_{p0}\left(1 + \frac{F^{1/N}}{\gamma}\right)$

Step ② 将级数 N 替换为 ln(F)/ln(f) 并对 f 求偏导导出超越方程（）： $t_{p,\text{total}}(f) = t_{p0}\,\ln F \cdot \frac{1 + f/\gamma}{\ln f}, \quad \frac{\partial t_{p,\text{total}}}{\partial f} = 0 \implies \frac{1}{\gamma}\ln f - \left(1 + \frac{f}{\gamma}\right)\frac{1}{f} = 0 \implies \ln f = 1 + \frac{\gamma}{f} \iff f = e^{1 + \gamma/f}$

Step ③ 计算等比驱动链的总面积与动态功耗代价函数 ∑ S_i（）： $\text{Area} \propto \sum_{i=1}^N S_i = S_1 \sum_{i=1}^N f^{i-1} = S_1 \frac{f^N - 1}{f - 1} = S_1 \frac{F - 1}{f - 1}$

4.1 大负载驱动工程场景与单级放大的“击鼓传花”困局

两大重负载场景（）：
1. 片外输出焊盘（Output Pad）：驱动封装引脚、PCB 走线与片外芯片输入端，负载电容高达数十 $\text{pF}$ ，相当于片内最小单位反相器输入栅电容 $C_{gin0}$ 的成千上万倍。
2. 片内全局高扇出/长走线高速网络：如驱动全芯片数十万至上百万个触发器的全局时钟树（CLK）、全局复位信号及跨毫米级芯片的三态共享总线。
单级直驱与单级硬放大的破产（）：设前级逻辑只能提供固定输入电容（单位反相器 $S_1 = 1$ ），终端负载为 $F = C_L / C_{gin1} = 1000$ （取 $\gamma = 1$ ）。若直接用 $S_1=1$ 驱动 $F=1000$ ，延时高达 $t_p = (1 + 1000) t_{p0} = 1001\,t_{p0}$ ！若试图把这单级反相器直接放大为 $1000$ 倍，虽然它到终端负载的延时降为 $(1 + 1000/1000)t_{p0} = 2\,t_{p0}$ ，但它的输入栅电容暴涨了 $1000$ 倍，导致驱动它的前级逻辑延时暴涨至 $1001\,t_{p0}$ ——总延时反而变成 $1003\,t_{p0}$ ，纯粹是把负载包袱甩锅给前级的“击鼓传花”！

4.2 等比金字塔级联缓冲链与均值不等式最优分配

插入中间缓冲级的降维打击（）：在 $S_1=1$ 与负载 $F=1000$ 之间构建 $N$ 级级联反相器链（尺寸依次为 $S_1=1, S_2, S_3, \dots, S_N$ ），记第 $i$ 级的有效扇出为 $f_i = S_{i+1}/S_i$ （其中 $f_N = F/S_N$ ），则各级的扇出之积恒等于总路径电气努力： $f_1 f_2 \cdots f_N = \frac{S_2}{S_1}\frac{S_3}{S_2}\cdots\frac{F}{S_N} = F$ 。
等扇出定理： $N$ 级总延时为 $t_{p,\text{total}} = \sum_{i=1}^N t_{p0}\left(1 + \frac{f_i}{\gamma}\right) = N t_{p0} + \frac{t_{p0}}{\gamma}\sum_{i=1}^N f_i$ 。在乘积 $\prod_{i=1}^N f_i = F$ 固定的约束下，由 $N$ 元算术—几何均值不等式 $\sum_{i=1}^N f_i \ge N (f_1 f_2 \cdots f_N)^{1/N} = N F^{1/N}$ ，当且仅当每一级的有效扇出严格相等（即反相器尺寸按等比数列指数增长）： $f_1 = f_2 = \dots = f_N = f = F^{1/N} \implies S_k = f^{k-1}, \quad t_{p,\text{total}}(N) = N t_{p0}\left(1 + \frac{F^{1/N}}{\gamma}\right)$ 以 $F=1000, \gamma=1$ 为例： $N=1 \implies 1001\,t_{p0}$ ； $N=2$ （ $1 \to 31.6 \to 1000$ ） $\implies 65.2\,t_{p0}$ （从 $\mathcal{O}(F)$ 骤降至 $\mathcal{O}(\sqrt{F})$ ！）； $N=3$ （ $1 \to 10 \to 100 \to 1000$ ） $\implies 33\,t_{p0}$ ； $N=4 \implies 26.5\,t_{p0}$ ； $N=5$ （ $f \approx 4$ ）达到全局最小 $25.0\,t_{p0}$ （提速整整 $40$ 倍！）；当 $N \ge 6$ 后，因每增加一级至少带来 $1\cdot t_{p0}$ 的本征延时开销，总延时反而重新反弹上升！

4.3 超越方程求导、FO4 黄金法则与 PPAC 面积/极性折中

最优级间放大因子超越方程与 FO4 法则（）：将 $N = \frac{\ln F}{\ln f}$ $N = \frac{l n F}{l n f}$ 代入总延时并对单级扇出 $f$ $f$ 求导令 $\frac{\partial t_{p,\text{total}}}{\partial f} = 0$ $\frac{\partial t _{p, total}}{\partial f} = 0$ ，导出与总负载 $F$ $F$ 无关的普适超越方程： $\ln f = 1 + \frac{\gamma}{f} \iff f = \exp\left(1 + \frac{\gamma}{f}\right)$
1. 理想无本征电容极限（ $\gamma = 0$ ）：解析解为自然常数 $f_{opt} = e \approx 2.718$ ，最优级数 $N_{opt} = \ln F$ 。
2. 实际 CMOS 工艺（ $\gamma \approx 1$ ）：数值解为 $f_{opt} \approx 3.59 \approx 3.6 \sim 4$ ！这就是数字集成电路设计中大名鼎鼎的 FO4（Fan-Out of 4，四倍扇出）法则，此时总延时随负载 $F$ 仅呈对数增长 $\mathcal{O}(\ln F)$ 。
逻辑极性修正铁律（）：若算出最优级数为奇数（如 $N=5$ ，反相），但电路逻辑要求同相驱动，切忌在输出末端增删大尺寸反相器！正确做法是：① 直接改取相邻偶数级 $N=4$ （ $f \approx 5.6$ ，延时仅差 $5\%$ 但省大量面积）；或 ② 在最前端输入处串联一个最小尺寸（ $1$ 倍）反相器，仅增加约 $2\,t_{p0}$ 固定延时与 $1$ 单位面积。
面积与动态功耗代价 $\sum S_i$ （）：驱动链总面积与动态功耗正比于各级尺寸之和 $\sum_{i=1}^N S_i = \frac{F - 1}{f - 1}$ 。在 $F=1000$ 时， $N=3, 4, 5$ 的总延时依次为 $33,\, 26.5,\, 25.0\,t_{p0}$ ，但总面积 $\sum S_i$ 却依次飙升为 $111,\, 218,\, 341$ ！从 $N=4$ 到 $N=5$ 速度仅快了 $5\%$ ，面积与功耗却暴增 $56\%$ ，因此工业界综合 PPAC 常取略大于 $f_{opt}$ 的 $f \approx 6\sim 8$ （即偏少 1～2 级）。

INTERACTIVE LAB · LEC 02 & 05 · FO4 BUFFER CHAIN & SIZING

交互实验：大负载反相器级联驱动链与 FO4 面积-延时折中优化器

调节总负载扇出比 F = C_L/C_g1、缓冲级数 N 与本征电容比 γ = C_int/C_g（对应与），验证最优级间放大因子 f_opt = e^(1+γ/f) ≈ 3.6–4 (FO4)。

总有效扇出比 F = C_L / C_g164

驱动链级数 N3 级 (单级扇出 f = 4.00)

本征/栅电容比 γ = C_int / C_g1.00

最长串联管层数 k (复合门等效折算)k = 1 (串联宽度 ×1)

当前 N=3 总传播延时 t_p330 ps单级扇出 f = F^1/N = 4.00

理论最优级数 N* / 最优扇出 f*N* = 3 级 (330 ps)比单级直驱提速 4.3×

1. 级数 N 与总传播延时 t_p(N) 折中曲线深青：本征延时 N·t_p0 · 砖红：扇出延时 N·t_p0·f/γ

2. 指数级联驱动链尺寸演进与单级 RC 模型每级宽度按 f = F^1/N = 4.00 倍几何级数递增

STEP-BY-STEP CIRCUIT & FORMULA DERIVATION · 课堂电路状态机与公式分步推演

Step ①应用 N 元均值不等式证明等扇出分配定理（）

t_{p,\text{total}} = \sum_{i=1}^N t_{p0}\left(1 + \frac{f_i}{\gamma}\right) = N t_{p0} + \frac{t_{p0}}{\gamma}\sum_{i=1}^N f_i \ge N t_{p0} + \frac{t_{p0}}{\gamma} N\left(\prod_{i=1}^N f_i\right)^{1/N} = N t_{p0}\left(1 + \frac{F^{1/N}}{\gamma}\right)

等号成立的充要条件是各级有效扇出全相等： $f_1 = f_2 = \dots = f_N = f = F^{1/N}$ ，即各级反相器尺寸按几何级数 $S_k = S_1 f^{k-1}$ 呈金字塔式放大。

Step ②将级数 N 替换为 ln(F)/ln(f) 并对 f 求偏导导出超越方程（）

t_{p,\text{total}}(f) = t_{p0}\,\ln F \cdot \frac{1 + f/\gamma}{\ln f}, \quad \frac{\partial t_{p,\text{total}}}{\partial f} = 0 \implies \frac{1}{\gamma}\ln f - \left(1 + \frac{f}{\gamma}\right)\frac{1}{f} = 0 \implies \ln f = 1 + \frac{\gamma}{f} \iff f = e^{1 + \gamma/f}

当 $\gamma = 0$ 时 $\ln f = 1 \implies f_{opt} = e \approx 2.718$ ；当 $\gamma = 1$ 时求解 $\ln f = 1 + 1/f$ 得 $f_{opt} \approx 3.59 \approx 4$ （FO4 法则）。

Step ③计算等比驱动链的总面积与动态功耗代价函数 ∑ S_i（）

\text{Area} \propto \sum_{i=1}^N S_i = S_1 \sum_{i=1}^N f^{i-1} = S_1 \frac{f^N - 1}{f - 1} = S_1 \frac{F - 1}{f - 1}

总面积与级间放大倍数 $(f-1)$ 成反比！若把 $f$ 压得太小（级数 $N$ 太多），分母 $(f-1)$ 减小会导致末级前的一系列巨型缓冲器面积与充放电功耗急剧膨胀。

PPA 工程折中与复旦 881 高频母题思辨 (CRITICAL INSIGHT & 881 PITFALL)

【复旦 881 必考概念辨析与易错陷阱 · 1.8 大负载的反相器驱动链】

常见误区：记忆最优扇出因子时，不看题目是否忽略本征电容（ $\gamma=0$ 还是 $\gamma=1$ ），一律盲目代入 $f = e \approx 2.718$ 。 物理机制与正解：必须先审清题设的 $\gamma = C_{int}/C_{gin}$ ！唯有理想无寄生本征电容（ $\gamma = 0$ ）时 $f_{opt} = e \approx 2.718$ ；在实际 CMOS 工艺（ $\gamma \approx 1$ ）下，超越方程 $f = \exp(1 + \gamma/f)$ 的解为 $f_{opt} \approx 3.6 \approx 4$ （FO4 法则）。
常见误区：当等比驱动链算出的最优级数 $N_{opt}=5$ 与所需的同相逻辑极性冲突时，在驱动链最末端再串接一个 $1000$ 倍的大反相器来纠正相位。 物理机制与正解：在末端串联大反相器不仅浪费 $1000$ 单位的巨大面积与功耗，还额外引入大负载延时！正确做法是在最前端输入处插入一个最小尺寸（ $1$ 倍）反相器（仅增约 $2\,t_{p0}$ 延时与 $1$ 单位面积），或直接取偶数级 $N=4$ 。

本节方法论与考题要点沉淀 · KEY TAKEAWAYS

：大负载驱动的两大典型场景：片外输出焊盘（Output Pad）与片内全局时钟树（CLK）/三态总线
：剖析 F=1000 时单级直驱（1001·t_p0）与单级直接放大 1000 倍（甩锅前级）的困局
：引入两级与三级等比级联缓冲链：总延时从 1001·t_p0 骤降至 66·t_p0 与 33·t_p0

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FUDAN 881 & CLASSROOM CHECKS · 第 2 讲随堂思辨与 881 母题自测

检验你是否真正掌握了「CMOS 反相器的瞬态特性、尺寸优化与大负载驱动链」的物理机制与 881 考题边界

先独立判断，再展开详细解析。每道题均紧扣本讲（P05–P08）课堂追问与复旦 881 数字集成电路真题母题。

CHECK 01

【复旦 881 真题风格】将 101 个完全相同的 CMOS 反相器首尾相接构成一个片上环形振荡器（Ring Oscillator），若用频率计测得其稳态振荡频率为 $f_{\text{osc}} = 495\,\text{MHz}$ ，则单级反相器的平均传播延时 $t_p$ 最接近：

$20.0\,\text{ps}$

$10.0\,\text{ps}$

$5.0\,\text{ps}$

$40.0\,\text{ps}$

CHECK 02

在短沟道速度饱和效应主导的先进 CMOS 工艺中，关于通过持续升高电源电压 $V_{DD}$ （当 $V_{DD} \gg V_T + V_{DSAT}/2$ 时）来缩短反相器传播延时 $t_p$ 的说法，正确的是：

$t_p$ 按 $1/V_{DD}^2$ 平方反比急剧下降，提速收益越来越显著

$t_p$ 按 $1/V_{DD}$ 严格反比例持续趋近于 $0$

$t_p \propto \frac{V_{DD}}{V_{DD} - V_T - V_{DSAT}/2}$ 分子分母中的 $V_{DD}$ 渐近约消，延时收敛于非零常数极限，边际提速效益递减

由于分子含有 $V_{DD}$ ，升高 $V_{DD}$ 会导致延时 $t_p$ 线性变长

CHECK 03

设对称 CMOS 反相器的最佳上拉/下拉导通电阻匹配宽度比为 $(W_p/W_n)_{\text{sym}} = \beta = 3.5$ 。在忽略本征电容（ $\gamma \to 0$ ）的多级相同反相器级联数据通路中，为使单级平均传播延时 $t_p = (t_{pHL} + t_{pLH})/2$ 最小，理论最优的 P/N 宽度比 $k_{opt} = W_p/W_n$ 应取：

$k_{opt} = \beta = 3.5$

$k_{opt} = \sqrt{\beta} = \sqrt{3.5} \approx 1.87$

$k_{opt} = 1.0$

$k_{opt} = \beta^2 \approx 12.25$

CHECK 04

在芯片时钟树（Clock Tree）的多级反相器缓冲链设计中，为什么不能像普通组合逻辑数据通路那样将 $W_p/W_n$ 缩小至 $\sqrt{\beta} \approx 1.87$ ，而必须坚持采用 $\beta \approx 3.5$ 的对称设计？

因为非对称反相器会使输出的时钟信号频率逐级降低

因为 $t_{pLH} > t_{pHL}$ 虽不改变时钟频率，但会使时钟高/低电平脉宽逐级偏斜，造成严重的占空比失真（Duty-Cycle Distortion）甚至脉冲消失

因为时钟树完全不消耗动态功耗，无需考虑面积

因为 $\beta \approx 3.5$ 的总输入栅电容比 $k \approx 1.87$ 更小

CHECK 05

在提取 CMOS 反相器输出节点的本征寄生电容 $C_{int}$ 时，为什么跨接在栅极与漏极之间的交叠电容 $C_{gd1}, C_{gd2}$ 必须乘以系数 $2$ 计入（即 $2 C_{gd1} + 2 C_{gd2}$ ）？

因为每个 MOS 管在物理版图上有左右两个漏极

因为发生密勒效应（Miller Effect）：输入端跳变 $\Delta V_{in} = \pm V_{DD}$ 的同时输出端反相跳变 $\Delta V_{out} = \mp V_{DD}$ ，跨接在 $C_{gd}$ 两端的总电压差变化量为 $2 V_{DD}$

因为栅漏氧化层厚度只有栅源氧化层厚度的一半

因为 $C_{gd}$ 同时包含了结电容与互连线电容

CHECK 06

【复旦 881 真题风格】用最前端为单位反相器（ $S_1 = 1$ ）的 $N$ 级等比级联反相器链驱动总等效扇出为 $F = C_L / C_{gin1} = 1000$ 的大电容负载，已知工艺本征电容与输入栅电容之比 $\gamma = C_{int}/C_{gin} = 1$ 。若以最小化总传播延时为唯一目标，最优级数 $N_{opt}$ 、每级最佳有效扇出法则以及总延时最小值分别最接近：

$N_{opt} = 1$ ，单级直驱，最小总延时为 $1001\,t_{p0}$

$N_{opt} = 3$ ， $f_{opt} = 10$ ，最小总延时为 $33.0\,t_{p0}$

$N_{opt} = 5$ ，满足 FO4 法则（ $f_{opt} \approx 3.6\sim 4$ ），最小总延时为 $5 \times (1 + 1000^{1/5}) t_{p0} \approx 25.0\,t_{p0}$

$N_{opt} = 7$ ，满足无寄生极限 $f_{opt} = e \approx 2.72$ ，最小总延时为 $19.0\,t_{p0}$

本讲核心概念、器件符号与中英术语对照 (10 项)

传播延时 (Propagation Delay, t_pHL / t_pLH / t_p): 输入信号越过 50% 摆幅点到输出信号越过 50% 摆幅点的时间差；高低方向相对于输出端定义，平均延时 t_p = (t_pHL + t_pLH)/2。
上升/下降时间 (Rise / Fall Time, t_r / t_f): 输出波形在 10% 至 90% 逻辑摆幅（或部分文献 20% 至 80%）之间过渡所需的时间，表征信号边沿陡峭度（Slew）。
环形振荡器 (Ring Oscillator): 将奇数个（N ≥ 5）相同反相器首尾相接构成的闭环自激振荡电路，振荡周期 T_osc = 2·N·t_p，用于片上高精度测量皮秒级门延时。
开关等效导通电阻 (Equivalent On-Resistance, R_eq): 反相器从满幅 V_DD 放电至 V_DD/2 期间的平均线性等效电阻，忽略沟道长度调制时 R_eq = 0.75·V_DD / I_DSAT。
占空比失真 (Duty-Cycle Distortion): 当上升延时 t_pLH 与下降延时 t_pHL 不相等时，周期性时钟信号经过多级缓冲后高电平脉宽被逐级压缩或展宽的现象。
密勒效应 (Miller Effect): 跨接在反相器输入与输出之间的栅漏交叠电容 C_gd 因两端反相满摆幅跳变（ΔV = 2·V_DD），在输出节点等效为 2·C_gd 对地电容的倍增效应。
本征延时 (Intrinsic Delay, t_p0): 反相器在无外部负载（f = 0）时仅驱动自身本征寄生电容 C_int 的空载延时 t_p0 = 0.69·R₀·C_int0，其值与反相器尺寸 S 无关。
有效扇出 (Effective Fan-out / Electrical Effort, f): 外部负载电容与本级输入栅电容之比 f = C_ext / C_gin = S₂ / S₁，衡量单级反相器的相对负载轻重。
自载效应 (Self-Loading Effect): 固定外部负载 S₂ 而无限增大驱动级尺寸 S₁ 时，驱动管自身本征电容同步增长，导致延时最多只能渐近逼近本征延时下限 t_p0 的现象。
FO4 法则 (Fan-Out of 4 Rule): 在实际 CMOS 工艺（γ ≈ 1）中，等比级联驱动链超越方程 f = exp(1 + γ/f) 的最优级间放大倍数为 f_opt ≈ 3.6 ≈ 4，使总延时由线性 O(F) 降为对数 O(ln F)。

第 2 讲 · CMOS 反相器的瞬态特性、尺寸优化与大负载驱动链

50% 传播延时、奇数级环形振荡器与开关等效电阻模型

P/N 尺寸比优化（kopt = √β ≈ 2）与时钟树占空比禁区

负载电容四分量、密勒翻倍（2Cgd）与本征自载延时方程

等比级联驱动链、FO4 黄金法则与 PPAC 面积/极性折中

1.5 反相器的瞬态特征

黑板脉络复原：50% 传播延时与奇数级环振、A→B→C→D 放电轨迹及短沟道 VDD 收敛极限

1.1 传播延时与边沿时间的工业界标准定义

1.2 皮秒级门延时的片上测量：奇数级环形振荡器

1.3 恒流电荷平衡法 vs 零阶开关电阻 RC 积分法

1.4 延时公式的三大工程直觉陷阱与 VDD 提速极限

奇偶级环形振荡器周期 T=2Nt_p 与一阶 RC 充放电 (0.69R_eqC_L) 模拟器

1.6 PNMOS的尺寸比例优化

黑板脉络复原：相同反相器级联的 P/N 比例优化、均值不等式极值曲线与时钟占空比失真

2.1 数字 IC 的设计自由度剥离与对称基准反相器

2.2 调整 P/N 比例 k 的延时博弈与均值不等式最优解

2.3 PPAC 全局视野：25% 面积缩减、1/3 功耗下降与时钟占空比禁区

P/NMOS 尺寸比 β=W_p/W_n 对称延时 (β=r) vs 最小平均延时 (β_opt=√r) 沙盘

1.7 带负载的反相器

黑板脉络复原：输出负载电容 CL 四大物理分量（含密勒 2Cgd）、线性扇出模型与自载效应渐近下限

3.1 输出节点负载电容 CL 的四大物理来源与密勒效应翻倍

3.2 反相器尺寸 S 倍缩放律与本征比例系数 γ

3.3 归一化线性延时模型与自载效应（Self-Loading）渐近极限

负载电容四分量拆解、密勒效应跨接倍增 (2C_gd) 与本征自载比 γ 沙盘

1.8 大负载的反相器驱动链

黑板脉络复原：等比级联反相器驱动链（F=1000）、FO4 超越方程极值曲线与面积/极性折中

4.1 大负载驱动工程场景与单级放大的“击鼓传花”困局

4.2 等比金字塔级联缓冲链与均值不等式最优分配

4.3 超越方程求导、FO4 黄金法则与 PPAC 面积/极性折中

交互实验：大负载反相器级联驱动链与 FO4 面积-延时折中优化器

检验你是否真正掌握了「CMOS 反相器的瞬态特性、尺寸优化与大负载驱动链」的物理机制与 881 考题边界

P/N 尺寸比优化（k_opt = √β ≈ 2）与时钟树占空比禁区

负载电容四分量、密勒翻倍（2C_gd）与本征自载延时方程

黑板脉络复原：50% 传播延时与奇数级环振、A→B→C→D 放电轨迹及短沟道 V_DD 收敛极限

1.4 延时公式的三大工程直觉陷阱与 V_DD 提速极限

1.6 P_NMOS的尺寸比例优化

黑板脉络复原：输出负载电容 C_L 四大物理分量（含密勒 2C_gd）、线性扇出模型与自载效应渐近下限

3.1 输出节点负载电容 C_L 的四大物理来源与密勒效应翻倍