第 3 讲 · CMOS 功耗机理、工艺等比例缩放与制造版图基础

1.1 充放电能量守恒定律：为什么动态能耗与导通电阻 R_p, R_n 完全无关？

• $0 \to V_{DD}$ 充电过程能量去向（▶ P09 (1.9) 00:00–05:10）：当输出从 $0$ 充电至 $V_{DD}$ 时，流经 PMOS 的电流全部注入负载电容 $i_{VDD}(t) = C_L \frac{\mathrm{d}V_{out}}{\mathrm{d}t}$。电源总共抽出的能量为： $$E_{VDD} = \int_0^\infty i_{VDD}(t) V_{DD}\,\mathrm{d}t = V_{DD} \int_0^{V_{DD}} C_L\,\mathrm{d}V_{out} = C_L V_{DD}^2$$ 与此同时，负载电容最终储存的静电场能为： $$E_C = \int_0^\infty i_C(t) V_{out}(t)\,\mathrm{d}t = \int_0^{V_{DD}} C_L V_{out}\,\mathrm{d}V_{out} = \frac{1}{2} C_L V_{DD}^2$$ 这意味着：充电过程中电源供给的 $C_L V_{DD}^2$ 能量，严格有一半（$\frac{1}{2} C_L V_{DD}^2$）储存在电容中，另一半（$\frac{1}{2} C_L V_{DD}^2$）在 PMOS 等效导通电阻 $R_p$ 上化为焦耳热耗散！
• $V_{DD} \to 0$ 放电过程能量去向（▶ P09 (1.9) 05:10–06:41）：PMOS 关断，电源不再提供任何能量；电容上储存的 $\frac{1}{2} C_L V_{DD}^2$ 电荷通过导通的 NMOS 全部泄放入地，在 NMOS 导通电阻 $R_n$ 上化为焦耳热耗散。完整充放电周期总耗散能量恒为 $E_{\text{cycle}} = \frac{1}{2} C_L V_{DD}^2 + \frac{1}{2} C_L V_{DD}^2 = C_L V_{DD}^2$，与 $R_p, R_n$ 的阻值大小及充放电快慢完全无关！（但需注意：增大本级管宽 $W$ 虽不改变本级公式中的电阻项，却会增大本级自身本征电容及对前级的输入栅电容 $C_L$，▶ P09 (1.9) 10:13）。

1.2 翻转活动因子 α₀→1、双重电压物理含义与四维低功耗设计

• 翻转活动因子（Switching Activity Factor, $\alpha_{0\to 1}$）（▶ P09 (1.9) 06:41–11:11）：在频率为 $f_{\text{clk}} = 1/T_{\text{clk}}$ 的同步系统中，普通逻辑节点并非每个时钟周期都发生翻转。设在 $N$ 个时钟周期内节点发生 $0 \to 1$ 完整充放电的次数为 $n$，定义 $\alpha_{0\to 1} = \lim_{N\to\infty} \frac{n}{N}$，则平均动态充放电功率为： $$P_{\text{dyn}} = \alpha_{0\to 1} C_L V_{DD}^2 f_{\text{clk}}$$
  1. 时钟网络（CLK）：每个时钟周期必定经历一次上升沿与一次下降沿，故 $\alpha_{\text{clk}} = 100\% = 1.0$（全芯片翻转最剧烈的功耗大户）。
  2. 最快同步数据信号（Data）：受触发器采样限制，数据最多只能在每个时钟上升沿改变一次状态（第 1 个周期从 $0 \to 1$，第 2 个周期才能从 $1 \to 0$，即两个时钟周期才完成一次完整充放电），故同步数据的理论上限为 $\alpha_{\text{data,max}} = 0.5$！一般随机组合逻辑节点的 $\alpha_{0\to 1}$ 仅为 $0.05\sim 0.2$。
• $V_{DD}^2$ 的双重物理根源与非满摆幅修正（▶ P09 (1.9) 11:11–13:08）：公式中两个 $V_{DD}$ 的来源截然不同——第一个 $V_{DD}$ 来自电源轨电压，第二个 $V_{DD}$ 来自积分上限的输出电压摆幅 $\Delta V_{\text{swing}}$。若采用低摆幅传输或有损逻辑（摆幅为 $\Delta V_{\text{swing}} = V_{\max} - V_{\min} < V_{DD}$），动态功率即降为 $P_{\text{dyn}} = \alpha_{0\to 1} C_L V_{DD} \Delta V_{\text{swing}} f_{\text{clk}}$。
• 四维降功耗策略（▶ P09 (1.9) 13:08–16:57）：① 架构级首选——门控时钟（Clock Gating），在模块空闲时直接关断时钟使 $\alpha_{0\to 1} \to 0$；② 降低电源电压 $V_{DD}$（平方级收益，但受制于速度损失与阈值下限）；③ 借先进工艺缩减 $C_L$；④ 动态电压频率调节（DVFS）。

1.3 动态直通短路功耗 P_sc 与前后级边沿匹配准则

• 直通电流（Short-Circuit Current）产生机理（▶ P09 (1.9) 16:57–21:16）：实际输入信号存在有限的上升/下降过渡时间 $t_r, t_f$。当输入电压处于中间过渡区 $V_{Tn} < V_{in} < V_{DD} - \lvert V_{Tp}\rvert$ 时，NMOS 与 PMOS 同时导通，在 $V_{DD}$ 到 $\text{GND}$ 之间形成瞬态直通短路电流脉冲（在 $V_{in} \approx V_{DD}/2$ 处达到峰值 $I_{\text{peak}}$，脉冲底宽为 $t_{\text{sc}}$）。将一个完整周期内上升沿与下降沿的两个三角形电流脉冲面积相加，得平均短路功率： $$P_{\text{sc}} \approx \alpha_{0\to 1} \left(2 \times \frac{1}{2} I_{\text{peak}} t_{\text{sc}}\right) V_{DD} f_{\text{clk}} = \alpha_{0\to 1} I_{\text{peak}} t_{\text{sc}} V_{DD} f_{\text{clk}} = C_{\text{sc}} V_{DD}^2 f_{\text{clk}}$$
• 局部与全局的边沿折中（▶ P09 (1.9) 21:16–25:02）：输入边沿越平缓（$t_r, t_f$ 越大），共导通时间 $t_{\text{sc}}$ 越长，$P_{\text{sc}}$ 越大。但若为了压缩本级的 $t_{\text{sc}}$ 而盲目把前级驱动管尺寸做得极大，会导致前级自身的电容充放电功耗 $P_{\text{dyn}}$ 激增！工程黄金准则是令前后级输入与输出的上升/下降时间基本相等（Slew Balancing），此时在传统 $0.18\,\mu\text{m}$ 工艺下，电容充放电占总功耗约 $70\%$，动态短路功耗占 $15\%\sim 20\%$，静态漏电占 $<10\%$。

2.1 三大静态漏电通道：栅氧隧穿（High-k）、反偏结漏电与亚阈值漏电

• 直流导通功耗 vs 静态漏电功耗（▶ P10 (1.10) 00:00–03:22）：在伪 NMOS 等有比逻辑（Ratioed Logic）中，当输出为低电平时上下拉管同时导通，存在真正的静态直流电流；而在互补 CMOS 中，$V_{in}=0$ 或 $V_{DD}$ 时必有一管截止，理想静态电流为零，实际静态功耗全部源于四端 MOS 器件的三大微观漏电通道：
  1. 栅氧化层量子隧穿电流 $I_{\text{gate}}$（▶ P10 (1.10) 05:04–08:48）：当传统 $\text{SiO}_2$ 栅氧厚度缩减至 $t_{ox} < 2\,\text{nm}$（仅数个原子层）时，电子直接发生量子力学直接隧穿。若单纯把 $\text{SiO}_2$ 做厚，会导致单位面积栅电容 $C_{ox} = \varepsilon_{ox}/t_{ox}$ 减小、驱动电流与跨导恶化。工业界破局之道（$45\,\text{nm}$ 节点起）：引入高介电常数 High-$k$ 介质（如 $\text{HfO}_2$）配合金属栅（HKMG），在保持甚至增大 $C_{ox}$ 的前提下大幅增加物理厚度 $t_{ox}$，将栅隧穿电流压低数个数量级！
  2. 源/漏至衬底反偏 PN 结漏电流 $I_{\text{junc}}$（▶ P10 (1.10) 08:48–11:12）：NMOS 的 $\text{N}^+$ 漏极与 P 衬底、PMOS 的 $\text{P}^+$ 漏极与 N 阱处于反偏状态，反向饱和电流 $I_{\text{junc}} = I_S(e^{V_D/\phi_T} - 1)$ 随有源区结面积及温度 $T$ 指数增长（通常占比最小）。
  3. 亚阈值弱反型沟道漏电流 $I_{\text{sub}}$ 与 DIBL 效应（▶ P10 (1.10) 11:12–15:23）：当 $V_{GS} < V_T$（甚至 $V_{GS}=0$）时，源漏之间仍存在弱反型扩散电流，且短沟道下高漏压 $V_{DS}$ 会拉低源端势垒（DIBL，使等效 $V_T$ 降低），成为现代芯片静态功耗的头号杀手。

2.2 亚阈值摆幅 S ≥ 60 mV/dec 热力学极限与百亿晶体管芯片算例

• 亚阈值电流方程与亚阈值摆幅 $S$（▶ P10 (1.10) 11:12–16:30）：在 $V_{GS} < V_T$ 且 $V_{DS} \gg \phi_T$ 时，亚阈值漏电流呈指数规律： $$I_{\text{sub}} = I_0 \exp\left(\frac{V_{GS} - V_T + \eta V_{DS}}{n \phi_T}\right)\left(1 - e^{-V_{DS}/\phi_T}\right) \approx I_0 \cdot 10^{\frac{V_{GS} - V_T}{S}}$$ 其中 $I_0$ 为 $V_{GS} = V_T$ 时的临界导通电流（约 $\mu\text{A}$ 量级），$\phi_T = kT/q \approx 26\,\text{mV}$（室温 $300\,\text{K}$），$n = 1 + C_d/C_{ox} \ge 1$ 为亚阈值斜率因子（体效应系数），定义亚阈值摆幅（Subthreshold Swing）： $$S = \left(\frac{\partial \lg I_{\text{sub}}}{\partial V_{GS}}\right)^{-1} = \ln(10)\,n\frac{kT}{q} \approx 2.3\,n\phi_T$$

物理意义：栅源电压 $V_{GS}$ 每向下减小 $S$（单位 $\text{mV/dec}$），亚阈值漏电流才缩小 $10$ 倍（一个数量级）。在室温（$T=300\,\text{K}$）热力学玻尔兹曼分布限制下，即便理想完全栅控 $n \to 1$，也存在不可逾越的物理下限 $S_{\min} = 2.3 \times 26\,\text{mV} \approx 60\,\text{mV/dec}$！

• 课堂百亿（$10^{10}$）晶体管芯片震撼算例（▶ P10 (1.10) 15:23–23:40）：设单管在 $V_{GS}=V_T$ 时电流为 $I_0$，考察 $V_{GS}=0$ 关断状态下的单管漏电 $I_{\text{off}} = I_0 \cdot 10^{-V_T/S}$ 与百亿管总漏电：
  1. 早期工艺（$V_T = 600\,\text{mV}, S = 60\,\text{mV/dec}$）：$I_{\text{off}} = 10^{-600/60} I_0 = 10^{-10} I_0$。哪怕全芯片集成 $10^{10}$ 个晶体管，静态总漏电也仅仅相当于 $1$ 个晶体管导通时的电流 $I_0$（微安级），完全可以忽略不计！
  2. 低压先进工艺（$V_T$ 降至 $300\,\text{mV}$, 仍设理想 $S = 60\,\text{mV/dec}$）：$I_{\text{off}} = 10^{-300/60} I_0 = 10^{-5} I_0$（暴增 $10^5$ 倍！），百亿管芯片静态总漏电飙升至 $10^5 I_0$（安培/瓦特级）！
  3. 短沟道栅控劣化（$V_T = 300\,\text{mV}$, 且平面管 $S$ 劣化至 $100\,\text{mV/dec}$）：$I_{\text{off}} = 10^{-300/100} I_0 = 10^{-3} I_0$，百亿管芯片静态总漏电高达 $10^7 I_0$（在情况 2 基础上再暴增 $100$ 倍，静态发热直接达到数十至上百瓦！）。

2.3 器件架构革命：为什么从平面 MOS 走向 FinFET 与 GAA（全环栅）？

• 逼近 $n \to 1$ 的三维静电围剿（▶ P10 (1.10) 23:40–29:18）：由 $S = 2.3 n \frac{kT}{q}$ 可知，欲压低关断漏电，必須令 $S$ 越小越好。既然消费级芯片无法浸泡在液氮中工作（温度 $T$ 无法降低），唯一出路就是增强栅极对沟道的静电控制能力（增大 $C_{ox}/C_d$），迫使系数 $n = 1 + C_d/C_{ox}$ 无限逼近理论极限 $1$！
  • 平面 MOS（Planar）：栅极仅在沟道上方单侧控制，当沟道长度缩短至 $20\,\text{nm}$ 以下时，漏极电力线从衬底底部长驱直入，导致 $n$ 恶化、$S$ 升至 $90\sim 110\,\text{mV/dec}$。
  • 鳍式场效应管（FinFET，$22\,\text{nm}\sim 3\,\text{nm}$）：将硅沟道竖立成薄鱼鳍，栅极从左、上、右三面立体包裹沟道，大幅屏蔽漏极电场，将 $S$ 强行拉回 $65\,\text{mV/dec}$ 附近。
  • 全环栅晶体管（GAA / Nanosheet / RibbonFET，$\le 2\,\text{nm}$）：栅极从上下左右四面 $360^\circ$ 全包围水平堆叠的纳米片沟道，将静电栅控推向几何极限（$n \to 1, S \to 60\,\text{mV/dec}$）。若想突破室温 $60\,\text{mV/dec}$ 玻尔兹曼极限，则必须改用基于带间量子隧穿机理的隧穿场效应管（TFET）。
• 电路与架构级协同手段：在同一芯片混用多阈值标准单元（MTCMOS：关键时序路径用低阈值 LVT 抢速度，非关键路径大批采用高阈值 HVT 抑漏电）以及休眠模块电源门控（Power Gating）。

3.1 摩尔定律代际公比 S = √2 与 2005 年处理器 4~5 GHz 主频拐点

• 为什么工艺节点按 $0.5\,\mu\text{m} \to 0.35 \to 0.25 \to 0.18 \to 0.13 \to 90\,\text{nm} \to 65 \to 45 \to 28\,\text{nm}$ 演进？（▶ P11 (1.11) 00:00–04:38 与 ▶ P11 (1.11) 25:12–26:47）：摩尔定律指出每 18～24 个月芯片集成度（单位面积晶体管数）翻一番，即单个晶体管面积 $A = W \cdot L$ 缩小为原来的 $0.5$ 倍。因此，每一代工艺的横向与纵向线性尺寸 $(W, L, t_{ox})$ 必须同步缩小为原来的 $1/S = 1/\sqrt{2} \approx 0.7$ 倍（即缩放因子 $S = \sqrt{2} \approx 1.414$）！
• 2005 年计算机工业大拐点：主频封顶与多核转型（▶ P11 (1.11) 04:38–16:49）：在 2005 年之前，随着工艺缩放，CPU 单核时钟主频从数 $\text{MHz}$ 狂飙至 $3\sim 4\,\text{GHz}$；但自 2005 年起直至今日二十年间，商用处理器单核主频永远卡在了 $4\sim 5\,\text{GHz}$，迫使全行业从“单核提频”全面转向“多核并行（Multi-core）”并催生了 FinFET 革命。其根本物理掣肘正是功率密度天花板（Power Wall）：普通风冷散热器对单颗芯片的散热极限约为 $100\,\text{W}$，若继续按固定电压提升主频，芯片单位面积热流密度将超越核反应堆乃至火箭喷嘴！

3.2 Dennard 等比例缩放模型：全缩放（恒定电场）vs 固定电压缩放

• 几何与电容缩放基准（▶ P11 (1.11) 16:49–24:10）：设每一代工艺的沟道宽度 $W$、沟道长度 $L$ 与栅氧厚度 $t_{ox}$ 均按 $1/S$ 缩小（$S > 1$）：
  • 单管面积：$A = W L \propto 1/S^2$（集成度翻倍 $\propto S^2$）；
  • 单位面积栅氧电容：$C_{ox} = \varepsilon_{ox}/t_{ox} \propto S$；
  • 单管栅极负载电容：$C_L = C_{ox} W L \propto S \cdot \frac{1}{S} \cdot \frac{1}{S} = \mathbf{1/S}$（每代电容减小约 $30\%$）。
• 短沟道速度饱和模型（$V_{DSAT} \propto L \propto 1/S$）下的两大电压准则对比（▶ P11 (1.11) 27:25–34:55）：由于载流子饱和速度 $v_{\text{sat}}$ 与临界电场 $E_c$ 为硅材料物理常数，短沟道速度饱和电压 $V_{DSAT} = L E_c \propto 1/S$，故 $I_{DSAT} \propto \frac{W}{L} C_{ox} V_{DSAT} V_{DD} \propto S \cdot \frac{1}{S} \cdot V_{DD} = V_{DD}$：
  1. 全缩放 / 恒定电场缩放（Full Scaling：$V_{DD}, V_T \propto 1/S$）：
     • 饱和电流 $I_{DSAT} \propto 1/S$；等效电阻 $R_{eq} \propto V_{DD}/I_{DSAT} \propto 1$（保持恒定！）；
     • 门延时 $t_p \propto C_L V_{DD} / I_{DSAT} \propto 1/S$（每代提速 $30\%$，最高工作频率 $f_{\max} \propto S$）；
     • 单门极限动态功率 $P_{\text{dyn}} \propto C_L V_{DD}^2 / t_p \propto (1/S)(1/S^2)/(1/S) = 1/S^2$；
     • 动态功率密度 $P_{\text{dyn}} / A \propto (1/S^2) / (1/S^2) = \mathbf{1}$（单位面积发热完美保持恒定！）；功耗延时积 $\text{PDP} = C_L V_{DD}^2 \propto 1/S^3$。
  2. 固定电压缩放（Fixed-Voltage Scaling：$V_{DD}, V_T \propto 1$，通用缩放取 $V \propto 1/U$）：
     • 短沟道下：$I_{DSAT} \propto 1$，门延时 $t_p \propto 1/S^2$（提速极快！），单门动态功率 $P_{\text{dyn}} \propto S$，动态功率密度 $P_{\text{dyn}}/A \propto S^2$（每代翻 $2$ 倍！）。
     • 若在长沟道平方律模型（$I_{DSAT} \propto C_{ox} V_{DD}^2 \propto S$）下固定电压：延时 $t_p \propto 1/S^2$，单门功率 $P_{\text{dyn}} \propto S$，功率密度高达 $P_{\text{dyn}}/A \propto S^3 \approx 2.8$ 倍/代！

3.3 后 Dennard 时代的三大物理死结：漏电爆炸、功率密度失控与过驱动枯竭

• 为什么理想的 Dennard 全缩放在 $90\,\text{nm}/65\,\text{nm}$（约 2005 年）彻底终结？（▶ P11 (1.11) 34:55–39:13）：
  1. 死结一（全缩放的静态漏电灾难）：全缩放要求阈值电压 $V_T$ 与 $V_{DD}$ 同步按 $1/S$ 降低，以维持 $(V_{DD}-V_T)$ 比例。但热电势 $\phi_T = kT/q$ 与亚阈值摆幅 $S_{\text{swing}} \ge 60\,\text{mV/dec}$ 绝不随尺寸缩放！$V_T$ 每降 $60\,\text{mV}$，静态亚阈值漏电就暴增 $10$ 倍。
  2. 死结二（定压缩放的动态功率密度灾难）：若为锁住 $V_T$ 而不降 $V_{DD}$，则单位面积动态发热按 $S^2 \sim S^3$ 指数飙升，直接撞上 $100\,\text{W}$ 风冷散热墙。
  3. 死结三（折中缩放的过驱动枯竭极限）：工业界在 $0.18\,\mu\text{m}$ 后采取“$V_{DD}$ 较快下降（$5\,\text{V} \to 3.3\,\text{V} \to 1.8\,\text{V} \to 1.2\,\text{V} \to 0.75\,\text{V}$）、而 $V_T$ 极其缓慢下降（卡在 $0.3\sim 0.4\,\text{V}$）”的折中路线。当 $V_{DD}$ 迫近 $0.7\,\text{V}$ 时，已触及互补 CMOS 正常工作的强反型物理底线 $V_{DD} > V_{Tn} + \lvert V_{Tp}\rvert$，过驱动电压 $(V_{DD}-V_T)$ 濒临枯竭！