第 6 讲 · 传输管逻辑（PTL/CPL/TG）、阈值电压损失补偿与前馈/反馈恢复技术

1.1 静态 CMOS 的上拉面积冗余与传输管逻辑（PTL）的多路选择器本质

在 ▶ P22 (2.9) 00:00–04:50 中，叶凡老师从静态互补 CMOS 组合逻辑的唯一短板——版图面积过大切入，引出了传输管逻辑（Pass-Transistor Logic, PTL）的设计初衷：

• 为什么静态互补 CMOS 面积最大？ 给定任意布尔表达式，仅凭 NMOS 下拉网络（PDN）就已 100% 蕴含了全部逻辑信息；与之对偶的 PMOS 上拉网络（PUN）在信息论意义上纯属逻辑冗余（▶ P22 (2.9) 01:09–02:13）。更糟糕的是，为弥补空穴迁移率劣势以匹配上升/下降延时，PMOS 宽度需取 NMOS 的 $2\sim 3$ 倍，导致冗余的 PUN 独占了整个门电路 $2/3$ 以上的有源区面积（▶ P22 (2.9) 02:13–02:44）！
• PTL 的核心思想——源漏端直接馈入逻辑变量（▶ P22 (2.9) 03:17–04:50）：在静态 CMOS 中，所有 MOS 管的源端只能死接电源轨（$V_{DD}$ 或 $\text{GND}$），仅栅端接收逻辑输入；而在 PTL 中，MOS 管的源极/漏极（Source/Drain）也直接作为逻辑输入端传输信号，试图仅用单极性 NMOS 开关完成 $0$ 和 $1$ 的传输。

然而，在 ▶ P22 (2.9) 05:27–15:13 中，老师连续追问了两个决定 PTL 能否成为合法逻辑门的核心问题：

1. 单个 NMOS 开关（栅接 $A$、源接 $B$、漏接 $out$）能算一个 2 输入与门（AND2）吗？（▶ P22 (2.9) 05:27–11:54）
   • 绝对不能！ 当 $A=1$ 时开关导通，$out=B$；但当 $A=0$ 时开关断开，输出节点处于高阻悬空态（High-Z）而非逻辑 $0$（▶ P22 (2.9) 06:02）。
   • 要构建合法组合逻辑，必须明确回答“原开关断开时谁来驱动输出”——对于与运算，需并联第二个由 $\overline{A}$ 控制的 NMOS 开关将 $0\;(\text{GND})$ 传向输出（▶ P22 (2.9) 06:32–07:37）。
   • 广义互补开关阵列 = 多路选择器（MUX，▶ P22 (2.9) 07:37–11:54）：无论是两分支（$A, \overline{A}$）、四分支（$AB, A\overline{B}, \overline{A}B, \overline{A}\overline{B}$）还是三分支（$AB, A\overline{B}, \overline{A}$），合法的 PTL 开关阵列在任意输入组合下必须满足互斥性（绝不能两路同时导通引发电源地短路冲突）与完备性（绝不能全部断开导致悬空，必须完整覆盖真值表）。因此，传输管逻辑在拓扑本质上就是一个 $N$ 选 $1$ 多路选择器（MUX）！
2. 仅有互斥完备开关阵列能当标准单元黑盒调用吗？（▶ P22 (2.9) 11:54–15:13）
   • 开关阵列自身不具备任何本级驱动能力，它完全透支前级输入信号源的电流去充放后级负载电容 $C_L$（▶ P22 (2.9) 12:21）。
   • 为封装成可安全级联的标准单元，必须在输出节点后串联一个静态 CMOS 反相器作为驱动级（▶ P22 (2.9) 13:26–14:43），既提供充放电驱动能力，又利用反相器的再生特性将衰减的高电平恢复至满摆幅。

1.2 NMOS 传强 $0$ vs 传弱 $1$：阈值电压损失 $V_{DD}-V_{Tn}$ 与衬偏体效应迭代

为什么 NMOS 开关传低电平极快且彻底，传高电平却既慢又丢电平？在 ▶ P22 (2.9) 15:13–23:38 中，老师对比了充放电的物理差异：

• 传强 $0$（放电过程，▶ P22 (2.9) 15:13–17:33）：栅端接 $V_G = V_{DD}$，源端接输入 $V_{in}=0\;(\text{GND})$，输出电容 $C_L$ 从 $V_{DD}$ 向 $0$ 放电。由于源端始终钉死在最低电位 $0\,\text{V}$，栅源过驱动电压 $V_{GS} = V_{DD} \gg V_{Tn}$ 全程保持恒定最大值，NMOS 以恒定大饱和电流快速将 $V_{out}$ 彻底拉到 $0\,\text{V}$。
• 传弱 $1$（充电过程与阈值电压损失，▶ P22 (2.9) 17:33–21:17）：栅端接 $V_G = V_{DD}$，漏端接输入 $V_{in} = V_{DD}$，对初始为 $0\,\text{V}$ 的输出电容 $C_L$ 充电。此时电势较低的输出端 $V_{out}(t)$ 充当 NMOS 的物理源极（Source）！随着 $V_{out}(t)$ 上升，栅源电压线性萎缩： $$V_{GS}(t) = V_{DD} - V_{out}(t)$$ 充电电流 $I_D(t)$ 越充越小，等效导通电阻 $R_n(t) \to \infty$（非指数型极慢充电建立，▶ P22 (2.9) 23:05）。一旦 $V_{out}$ 升至使 $V_{GS} = V_{Tn}$，沟道即临界夹断关死，$I_D = 0$，故单 NMOS 传输高电平的最高稳态输出电压（阈值损失）为： $$V_{\max} = V_{DD} - V_{Tn}$$
• 衬偏体效应（Body Effect）的雪上加霜（▶ P22 (2.9) 22:12 与 ▶ P22 (2.9) 24:04）：在充电过程中，NMOS 源端电位 $V_S = V_{out} > 0$，而芯片 P 型衬底（Body）统一接最低电位 $0\,\text{V}$，产生正向源衬偏压 $V_{SB} = V_{out} > 0$。由衬偏效应方程，阈值电压被显著抬高： $$V_{Tn}(V_{out}) = V_{Tn0} + \gamma \left( \sqrt{\lvert 2\phi_F \rvert + V_{out}} - \sqrt{\lvert 2\phi_F \rvert} \right), \qquad V_{\max} = V_{DD} - V_{Tn}(V_{\max})$$ 这意味着实际输出高电平需要联立上式迭代求解，比 $V_{DD} - V_{Tn0}$ 还要再低 $0.15\sim 0.25\,\text{V}$！

1.3 弱 $1$ 驱动后级反相器的 $10^{10}$ 倍漏电灾难与两类无驱动级联禁令

阈值损失不仅压缩了噪声容限，还会引爆后级门电路的静态功耗灾难与级联失效（▶ P22 (2.9) 23:38–33:11）：

核心风险维度	物理机理与定量推导	工程后果与课堂设计准则
后级反相器 PMOS 关不死（▶ P22 (2.9) 23:38–25:56）	节点 $X$ 最高仅达 $V_X = V_{DD} - V_{Tn}$，后级反相器 PMOS 的源栅电压为：$$\lvert V_{GSp} \rvert = V_{DD} - V_X = V_{Tn}$$	若 $V_{Tn} > \lvert V_{Tp} \rvert$，PMOS 直接导通形成 $V_{DD}\to \text{GND}$ 直流直通电流；即便处于亚阈值区，按亚阈值摆幅 $S \approx 60\,\text{mV/dec}$ 计，$V_{Tn} = 0.6\,\text{V}$ 的栅压抬升会使关态漏电流暴增 $10^{0.6/0.06} = 10^{10}$ 倍（▶ P22 (2.9) 24:58）！
源漏通道串联级联（允许，▶ P22 (2.9) 26:34–29:24）	传输管通用输出公式为 $V_{out} = \min(V_{in},\; V_G - V_{Tn})$。当多管源漏串联且各管栅极均接满摆幅 $V_{DD}$ 时：$$V_C = V_D = V_E = \min(V_{DD}-V_{Tn},\; V_{DD}-V_{Tn}) = V_{DD} - V_{Tn}$$	阈值损失是相对于栅端 $V_G$ 的损失（▶ P22 (2.9) 28:04）！源漏串联链只在第 1 级损失 1 个 $V_{Tn}$，后续各节点直流电平不再继续跌落（仅串联导通电阻累积导致速度变慢）。
输出直接驱动下级传输管栅极（严禁！▶ P22 (2.9) 29:49–33:11）	若将第 1 级输出 $V_C = V_{DD} - V_{Tn}$ 直接连到第 2 级传输管的栅极（Gate），则第 2 级输出跌落为：$$V_F = V_C - V_{Tn} = V_{DD} - 2V_{Tn} \implies V_G = V_{DD} - 3V_{Tn}$$	遭受双重/三重阈值损失！在低压先进工艺（$V_{DD} \approx 3\sim 4 V_T$）下，$V_{DD}-2V_{Tn}$ 已跌破 $V_{DD}/2$ 进入逻辑未定义区甚至无法开启下级管，绝对禁止传输管输出直接控下级栅极！

2.1 PMOS 传强 $1$ 弱 $0$ 的对偶特性与三大前馈优化路线

在 ▶ P23 (2.10) 00:00–05:27 中，叶凡老师首先复盘了单 PMOS 作为传输管的对偶特性，并总结了在不引入输出向输入反馈的前提下增强传输能力的三条前馈（Feedforward）技术路线：

• 单 PMOS 传输管特性（▶ P23 (2.10) 02:00–04:03）：当栅端接 $0\,\text{V}$ 导通时，PMOS 传输高电平 $V_{DD}$ 具有恒定栅源过驱动 $\lvert V_{GSp}\rvert = V_{DD}$，导通电阻小且恒定（传强 $1$）；但传输低电平 $0\,\text{V}$ 时，输出节点 $V_{out}$ 充当源极，随着 $V_{out}$ 下降，$\lvert V_{GSp}\rvert = V_{out}$ 不断萎缩，当放电至 $V_{out} = \lvert V_{Tp}\rvert$ 时即夹断截止（传弱 $0$，存在 $\lvert V_{Tp}\rvert$ 阈值损失）。
• 三大前馈解决思路：
  1. 特殊多阈值工艺前馈（Zero-$V_T$ / Low-$V_T$ 传输管）：在工艺上通过调整沟道掺杂提供低阈值甚至零阈值（$V_{Tn} \approx 0$）的特殊 NMOS 作为传输管，直接从物理源头抹平 $V_{DD} - V_{Tn}$ 的压降。核心代价：额外光刻掩模成本高，且关态亚阈值漏电流 $I_{\text{sub}} \propto 10^{-V_T/S}$ 呈指数暴增，抗串扰噪声容限极差。
  2. 互补传输管逻辑（CPL, Complementary Pass-Transistor Logic）：坚持在信号传输路径上只使用高电子迁移率的纯 NMOS 开关阵列，但采用双轨差分输入 $(A, \overline{A}, B, \overline{B})$ 同时运算产生互补双轨输出 $(F, \overline{F})$，彻底消除了传输路径上笨重的 PMOS 栅/漏电容以追求极致速度，末端再用反相器与交叉耦合 PMOS 恢复满摆幅。
  3. CMOS 传输门（Transmission Gate, TG，▶ P23 (2.10) 04:26–06:43）：既然 NMOS 擅长传强 $0$、PMOS 擅长传强 $1$，最直接的电路级前馈就是在原 NMOS 传输管旁并联一条平行的 PMOS 前馈辅助通路，由反相控制对 $(\text{EN}, \overline{\text{EN}})$ 控制两管同时导通、同时关断！

2.2 CMOS 传输门（TG）全摆幅等效电导 $G_{eq} = G_n + G_p$ 与两大命名歧义辨析

在 ▶ P23 (2.10) 06:43–13:09 中，老师从跨导/等效导通电阻曲线定量解释了传输门为何能兼具数字与模拟满摆幅开关能力：

• 并联电导叠加与等效电阻近似恒定（▶ P23 (2.10) 07:17–10:24）：当 $\text{EN} = V_{DD},\; \overline{\text{EN}} = 0$ 时，NMOS 与 PMOS 并联同时导通。设被传输信号电压为 $V_{in} \in [0, V_{DD}]$：
  • 当 $V_{in} < \lvert V_{Tp} \rvert$（低电平区）时：PMOS 因 $\lvert V_{GSp}\rvert < \lvert V_{Tp}\rvert$ 截止（$G_p = 0, R_p = \infty$），但 NMOS 处于强过驱动深线性区（$V_{GSn} = V_{DD} - V_{in}$ 极大），由 NMOS 独自提供大电导 $G_n$ 传强 $0$；
  • 当 $V_{in} > V_{DD} - V_{Tn}$（高电平区）时：NMOS 因 $V_{GSn} < V_{Tn}$ 截止（$G_n = 0, R_n = \infty$），但 PMOS 处于强过驱动深线性区（$\lvert V_{GSp}\rvert = V_{in}$ 极大），由 PMOS 独自提供大电导 $G_p$ 传强 $1$；
  • 当 $\lvert V_{Tp}\rvert \le V_{in} \le V_{DD} - V_{Tn}$（中间电平区）时：NMOS 与 PMOS 同时导通，一减一增相互补偿！总导通电导与等效并联电阻为： $$G_{\text{total}}(V_{in}) = G_n(V_{in}) + G_p(V_{in}), \qquad R_{eq,\text{TG}}(V_{in}) = R_n(V_{in}) \parallel R_p(V_{in}) = \frac{R_n R_p}{R_n + R_p} \approx \text{const}$$ 因此，TG 在 $0 \to V_{DD}$ 全摆幅内均保持低且平稳的导通电阻，既彻底根除了阈值损失与后级静态漏电，又能作为模拟集成电路中的满摆幅模拟开关（▶ P23 (2.10) 09:31–10:24）。
• 课堂对“CMOS 传输门”命名的两大严谨纠偏（▶ P23 (2.10) 10:24–13:09）：
  1. “C（Complementary 互补）”的歧义：在静态 CMOS 中，“互补”指 PUN 与 PDN 一通一断；而在 TG 中，NMOS 与 PMOS 是同时导通、同时关断，行为上毫无互补可言，此处“CMOS”仅代表物理上同时包含 N 管与 P 管（▶ P23 (2.10) 10:48）。
  2. “门（Gate）”的歧义：TG 本质上只是一对无源传输开关，自身依然没有任何本级驱动能力（驱动力仍透支自前级或依赖输出端额外添加的反相器，▶ P23 (2.10) 11:44–12:42）。

2.3 传输门 MUX2 vs 静态互补 CMOS MUX2、版图交叉代价与三态门“一线之差”

在 ▶ P23 (2.10) 13:39–29:05 中，老师将带输出驱动的 TG 电路与静态 CMOS 电路进行了全方位工程对决：

对比维度	传输门实现（TG + 输出反相器）	静态互补 CMOS 实现（钟控反相器并联）	课堂核心结论与版图/拓扑洞察
反相输出二选一 MUX2（▶ P23 (2.10) 13:39–16:50）	仅需 $3\text{N} + 3\text{P} = 6$ 管（2 对 TG 开关 + 1 个输出反相器；若计入产生 $\overline{S}$ 的反相器则为 $4\text{N}+4\text{P}$）	需 $4\text{N} + 4\text{P} = 8$ 管（$S=1$ 时右支路两管导通构成 $B$ 的反相器；计入 $\overline{S}$ 反相器则为 $5\text{N}+5\text{P}$）	TG MUX2 面积更小且速度更快：TG 输出由独立反相器直接驱动（单管导通电阻、输出节点本征漏电容小）；静态 CMOS 输出需经两管串联驱动，内阻与本征电容均更大（▶ P23 (2.10) 15:46）！
版图多晶硅栅布线（▶ P23 (2.10) 17:23–20:55）	成对 NP 开关源漏同接 $B$，但栅端分别接反相的 $S$ 与 $\overline{S}$，上下多晶硅栅必须断开并作十字交叉连线（需 Metal-2）	同一输入信号同时控制上下 N 管与 P 管，多晶硅栅（Poly）可垂直一笔画通直接共享，完全契合标准单元版图模板	传输门虽然节省了晶体管数量，但破坏了上下同栅共享模板，增加了版图内部交叉互连复杂度（▶ P23 (2.10) 19:03–20:20）。
退化特例与核心应用域（▶ P23 (2.10) 20:55–25:24）	在 TG MUX2 中令 $A=1\;(V_{DD}),\; B=0\;(\text{GND})$，删去永不传 $0$ 的 N 管与永不传 $1$ 的 P 管，直接退化为标准 CMOS 反相器	若做常规 2 输入与非门（NAND2），静态 CMOS 仅需 $2\text{N}+2\text{P}=4$ 管，而 TG 方案高达 $3\text{N}+3\text{P}$（加 $\overline{S}$ 达 $4\text{N}+4\text{P}$，▶ P23 (2.10) 28:36）	TG 绝不用于普通与/或门，而是统治了标准单元库中约 $20\%\sim 30\%$ 的多路选择器（MUX）、异或门（XOR）、全加器以及全部 D 锁存器/触发器（▶ P23 (2.10) 24:03–25:24）！
三态反相器“一根线等价”（▶ P23 (2.10) 25:24–27:49）	左拓扑（反相器 + TG 开关）：先将反相器 NP 漏极短接，再经 TG 输出至 $Y$	右拓扑（钟控三态门 $\text{C}^2\text{MOS}$）：$A$ 管置外侧，$\text{EN}/\overline{\text{EN}}$ 控制管置内侧直接汇合于 $Y$	两拓扑仅差一根中间横向短接线（▶ P23 (2.10) 27:19）！右拓扑省去了中间短接线与节点寄生电容，是工业界最常用的三态门结构。

3.1 为什么要用反馈替代前馈？汇聚节点电平恢复管 $M_R$ 的两阶段正反馈

在 ▶ P24 (2.11) 00:00–09:16 中，叶凡老师算了一笔前馈方案与反馈方案的面积对比账，并详细拆解了弱 PMOS 电平恢复管（Level Restorer / Bleeder，$M_R$）的工作过程：

• 前馈 TG 的面积痛点（▶ P24 (2.11) 00:38–01:45 与 ▶ P24 (2.11) 06:40–08:40）：前馈方案是“按开关配 PMOS”——例如一个 4 选 1 多路选择器包含 4 条分支、每分支 2 个串联 NMOS（共 8 个 NMOS），若用 TG 则需额外增加 8 个面积大 3 倍的 PMOS！
• 反馈方案的精妙之处——按“输出汇聚节点”配单一 PMOS（▶ P24 (2.11) 07:38–08:40）：无论前端开关阵列有 2 个还是 8 个 NMOS，它们最终都汇合到同一个内部节点 $X$（再进输出驱动反相器）。反馈方案完全不动前端 NMOS 开关阵列，仅在汇聚节点 $X$ 与 $V_{DD}$ 之间跨接唯一一个栅极受输出端 $V_{out}$ 控制的 PMOS 恢复管 $M_R$！
• 两阶段正反馈拉满高电平机制（▶ P24 (2.11) 02:20–06:09）：当输入经 NMOS 传输管 $M_n$ 传入逻辑 $1$ 时，充电过程分为两个阶段：
  1. 阶段 ①（纯 $M_n$ 弱 $1$ 爬升期，▶ P24 (2.11) 03:26–04:30）：初始 $V_X = 0,\; V_{out} = V_{DD}$，恢复管 $M_R$ 关断。节点 $X$ 完全靠传输管 $M_n$ 充电上升；虽然 $M_n$ 只能传弱 $1$，但只要设计得当，必有 $V_{DD} - V_{Tn} > V_M$（后级反相器翻转阈值）。
  2. 阶段 ②（$M_R$ 正反馈强力接管期，▶ P24 (2.11) 04:30–05:37）：一旦 $V_X$ 跨过反相器翻转阈值 $V_M$，反相器输出 $V_{out}$ 迅速下拉至 $0\,\text{V}$，从而使反馈 PMOS 管 $M_R$（$\lvert V_{GSp}\rvert = V_{DD} - V_{out} = V_{DD}$）强力开启！$M_R$ 拥有恒定满栅压过驱动，迅速将节点 $X$ 从 $V_{DD}-V_{Tn}$ 彻底补满至轨到轨高电平 $V_{DD}$，一举消除静态阈值损失与后级反相器的直通漏电！

3.2 复旦 881 核心考点：准 SRAM 正反馈锁存与“写 $0$ 双重驱动”有比尺寸约束

天下没有免费的午餐！在 ▶ P24 (2.11) 09:50–21:34 中，老师指出了组合逻辑引入正反馈引发的深刻矛盾——这是课程中出现的第一个“尺寸相关设计（Ratioed / Size-Dependent Design）”：

• 与 6T SRAM 仅差一个 N 管的“半存储器”（▶ P24 (2.11) 09:50–13:29）：组合逻辑要求输出仅由当前输入决定，而正反馈意味着“状态存储”。观察带 $M_R$ 的传输管电路与 6T SRAM 存储单元（▶ P24 (2.11) 10:54–12:34）：它只比单端读写的 SRAM 少了一个下拉反馈 NMOS（故不能锁存 $0$），但 $X=1 \to V_{out}=0 \to M_R\text{ 导通拉高 }X=1$ 已经构成了死死锁存逻辑 $1$ 的正反馈闭环，且该环路没有任何时钟断开开关！
• 写 $0$ 时的双重驱动对抗（Ratioed Contention，▶ P24 (2.11) 13:29–16:57）：
  • 设节点 $X$ 当前已锁存为高电平 $V_{DD}$（$V_{out}=0$，恢复管 $M_R$ 栅极接地处于强导通上拉状态）。
  • 此时外部输入翻转为 $V_{in} = 0\,\text{V}$，试图经导通的传输管 $M_n$（$V_G = V_{DD}$）将新数据 $0$ 写进节点 $X$（▶ P24 (2.11) 14:23）。
  • 在翻转瞬间，反相器大电容输出 $V_{out}$ 尚未来得及变化（仍为 $0$），节点 $X$ 同时遭受 $M_R$ 向上拉往 $V_{DD}$ 与 $M_n$ 向下拉往 $\text{GND}$ 的双重驱动电阻分压（▶ P24 (2.11) 14:47–16:24）！
• 有比竞争尺寸约束推导（▶ P24 (2.11) 15:55–18:32）：要想打破原先锁存的 $1$ 并把 $0$ 写进去，分压后的节点电压 $V_X$ 必须被强行拉低到反相器翻转阈值 $V_M$ 以下（工程上为保证翻转速度与抗噪裕量，要求拉低到 $V_{IL}$ 甚至 NMOS 阈值 $V_{Tn}$ 以下）： $$V_{X,\text{contention}} = V_{DD} \cdot \frac{R_{n,\text{pass}}}{R_{n,\text{pass}} + R_{p,\text{restorer}}} < V_M \;(\text{最好 } < V_{IL}) \implies R_{p,\text{restorer}} > R_{n,\text{pass}} \cdot \frac{V_{DD} - V_M}{V_M}$$ 用晶体管宽长比表达（由于 $M_n$ 处于线性区、$M_R$ 处于饱和区），必须满足： $$\left(\frac{W}{L}\right)_{R,\text{restorer}} \ll \left(\frac{W}{L}\right)_{n,\text{pass}} \quad (\text{恢复管必须设计为细长弱 PMOS 管！})$$
• 课堂 $2.5\,\text{V}$ 工艺瞬态仿真警示（▶ P24 (2.11) 17:25–21:34）：如中图所示，当 $W_R$ 较小时（绿/黑线），$M_n$ 轻松战胜弱 $M_R$ 将 $V_X$ 拉破 $V_M$，正反馈随之翻转关断 $M_R$，$V_X$ 顺利降至 $0$；反之若 $W_R$ 设计过大（红/蓝线），分压点卡在 $V_{DD}/2$ 以上，反相器根本不认这个 $0$，电路发生死锁（写 $0$ 失败，功能彻底丧失）！此外，双轨差分电路（如 CPL）可采用左右交叉耦合 PMOS 对作为恢复器，利用差分同时推拉加速翻转。

3.3 $N$ 级传输管级联链的 $\mathcal{O}(N^2)$ 延时恶化与分段插入缓冲器最优解 $M_{\text{opt}}$

在 ▶ P24 (2.11) 22:03–28:35 中，老师补充了在 16 位全加器进位链或长互连线中至关重要的问题——多级传输管（或传输门）串联链的延时优化：

• 无驱动直接级联的平方律灾难（▶ P24 (2.11) 22:35–23:32）：将 $N$ 个传输门直接源漏串联，每个开关等效为导通电阻 $R_{eq}$ 与节点寄生电容 $C$，构成 $N$ 阶分布式 RC 梯形网络。由 Elmore 延时公式（等差数列求和 $1+2+\dots+N = \frac{N(N+1)}{2}$），总延时随级数呈平方律恶化： $$t_{p,\text{unbuffered}} = \ln 2 \cdot R_{eq} C \sum_{k=1}^{N} k = 0.69\, R_{eq} C \frac{N(N+1)}{2} \propto N^2$$
• 每 $M$ 级分段插入缓冲器（Buffer Insertion）与均值不等式求极值（▶ P24 (2.11) 24:05–26:36）：若每隔 $M$ 个传输管插入一个反相器/缓冲器（本征延时为 $t_{buf}$）将 RC 链截断，则全链被切分为 $N/M$ 段，总延时化为： $$t_{p,\text{buffered}}(M) = \frac{N}{M} \left[ 0.69\, R_{eq} C \frac{M(M+1)}{2} + t_{buf} \right] = 0.69\, N R_{eq} C \left( \frac{M}{2} + \frac{1}{2} \right) + \frac{N \cdot t_{buf}}{M}$$ 利用基本均值不等式 $a + b \ge 2\sqrt{ab}$（令与 $M$ 成正比的段内 RC 累积项等于与 $1/M$ 成正比的缓冲器分摊项，即 $\frac{0.69}{2} R_{eq} C M = \frac{t_{buf}}{M}$，▶ P24 (2.11) 25:29），立得最优分段节距 $M_{\text{opt}}$： $$M_{\text{opt}} = \sqrt{\frac{2\, t_{buf}}{0.69\, R_{eq} C}} \approx 1.7\,\sqrt{\frac{t_{buf}}{R_{eq} C}} \quad (\text{典型工艺下 } M_{\text{opt}} \approx 3\sim 4)$$ 插入最优缓冲器后，总延时从 $\mathcal{O}(N^2)$ 完美降维为关于 $N$ 的一次线性关系 $\mathcal{O}(N)$！这在数学与物理上完全等价于毫米级长互连线中每隔最优距离插入中继器（Repeater，▶ P24 (2.11) 26:36–28:35）。